一个面积和功耗优化且适用于10/100 Base-T以太网的CMOS时钟恢复电路

摘要

提出了一个新的用于 10 / 10 0 Base- T以太网中面积和功耗优化的时钟恢复电路 .它采用双环路的结构 ,加快了锁相环路的捕获和跟踪速度 ;采用复用的方式 ,通过选择信号控制电路可分别在 10 Mbps或 10 0 Mbps模式下独立工作且能方便地实现模式间的互换 ,与采用两个独立的 CDR电路相比节省了一半的面积 ;同时 ,电路中采用一般的延迟单元来取代 DL L,并能保证环路性能不随工艺温度等条件引起的延迟单元、延迟时间的变化而变化 ,从而节省了功耗 .Hspice模拟结果显示 ,在 Vdd=2 .5 V时 ,10 0 Mbps模式下电路的功耗约为 75 m W,稳态相差为 0 .3 ns;10 Mbps模式时电路功耗为 5 8m W,稳态相差为 0 .