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【2h】

Low Jitter Gb/s CMOS Clock and Data Recovery Circuits for Large Synchronous Networks

机译：适用于大型同步网络的低抖动Gb / s CMOS时钟和数据恢复电路

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作者
Tontisirin Sitt;
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年度 2008
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机译：一个1.26 Gb / s，4.2 pJ /位的时钟和数据恢复电路，具有0.14 $ mu $ m CMOS的高抖动容限
2. A 5-Gb/s 0.25-Μm CMOS jitter-tolerant variable-interval oversampling clock/data recovery circuit [J] . Sang-Hyun Lee, Moon-Sang Hwang, Youngdon Choi, IEEE Journal of Solid-State Circuits . 2002,第12期

机译：一个5 Gb / s 0.25μmCMOS耐抖动的可变间隔过采样时钟/数据恢复电路
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4. A 1.2–6 Gb/s, 4.2 pJ/bit Clock Data Recovery circuit with high jitter tolerance in 0.14μm CMOS [C] . van der Wel A. P., den Besten G. W. 37th European Solid-State Circuits Conference . 2011

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5. Clock multiplier unit and clock data recovery circuit for 10Gb/s broadband communication in 0.18mum CMOS. [D] . Cao, Jun. 2003

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6. Design of a Sub-Picosecond Jitter with Adjustable-Range CMOS Delay-Locked Loop for High-Speed and Low-Power Applications [O] . Bilal I. Abdulrazzaq, Omar J. Ibrahim, Shoji Kawahito, 2016

机译：具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计适用于高速和低功耗应用
7. Analyse und Entwurf von Hochbitratigen Clock-and-Data-Recovery Schaltungen in CMOS-Technologie [Analysis and design of high-bitrate Clock-and-Data-Recovery circuits in CMOS technology] [O] . Bremer, J.-K., Zemko, C., Schmackers, J., 2007

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