图像二值化处理硬件加速引擎的设计

摘要

针对图像二值化处理耗时长、内存消耗大等缺点,文章在Box Filter算法的基础上提出了一种图像二值化处理硬件加速架构。基于该架构的硬件电路只需(图像宽度×阈值窗口宽度)字节图像缓存,在150 MHz时钟频率下,每秒能处理240张640×480分辨率的图片,具有电路面积小、加速效率高等优点。经过FPGA原型验证后,该电路被集成于QR码识别系统中,并已在SMIC 110 nm工艺下流片。芯片的测试结果表明,图像二值化处理加速电路功能正确,且取得了良好的实时性处理效果。