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张霞;
华中理工大学汉口分校,;
VHDL; EDA; 功能仿真; 时序仿真;
机译:CMOS三态锁存器的设计
机译:低功耗触发器,主锁存器和从锁存器具有时钟门控
机译:使用单峰负差分电阻器件的新型三态锁存器
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机译:基于PWL功能的多涡旋混沌振荡器的FPGA实现的VHDL描述
机译:VHDL中描述的8位Wallace乘法器模拟器= 8位Wallace乘法器VHDL仿真
机译:超高速集成电路(VHIsC)硬件描述语言(VHDL)交互验证炼金术(VIVa)。用于VHDL相关工具的半自动,高保真验证的技术和软件。
机译:三态锁存器
机译:三态反相器,D锁存器和包括TFET的主从触发器
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