基于VHDL语言的数字频率计的设计

摘要

文章采用自顶向下的设计方法，用VHDL语言对状态机、计数器、十分频、同步整形电路等进行编程，用QuartusⅡ对状态机、计数器、同步整形电路、分频电路进行仿真，在FPGA上采用高频测频、低频测周、中间十分频转换的方法，初步设计出体积较小，性能更可靠的数字频率计。经过电路仿真和硬件测试验证了设计的正确性。