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杨迎; 黎飞; 刘颖异; 唐旭升; 苗澎;
东南大学微电子学院;
流水线ADC; VERILOG-A; ADC架构; 行为级模型; 非理想因素;
机译:具有1.5位/级误差校正的高速流水线循环ADC的设计与开发
机译:考虑过驱动电压和压摆的流水线ADC设计性能模型
机译:维特比解码器的位级流水线数字串行VLSI架构的设计和FPGA实现
机译:通过信号相关抖动进行数字校准的15b线性,20MS / s,1.5b /级流水线ADC
机译:成功的系统级自动化和设计方法的要素。支持多种计算模型,异构行为层次,模型驱动的验证以及面向服务的工具集成环境。
机译:中国结肠直肠癌的一级亲属的结肠镜检查行为及相关因素:使用横截面设计测试健康信仰模型
机译:使用CmOs技术ams 0.35 mm设计用于aDC流水线应用的1位/级aDC精密比较器
机译:基于VmEBUs / 68020流水线架构的遥操作系统的实现和设计
机译:系统,即执行平台,航空领域的设计方法,涉及设计硬件组件和软件组件,以及定义新架构或在架构模型上搜索功能模型的新分配
机译:包含多输入信号平均MDAC的可重配置多路径流水线ADC架构
机译:用于流水线折叠和内插ADC架构的系统,电路和方法
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