基于0.13μm CMOS工艺2GHz高速并行结构DDFS的设计

摘要

设计实现了一种基于高速并行架构的直接数字频率合成器。核心模块相位幅度转换采用混合旋转算法实现,第一级采用CORDIC算法,预先计算旋转值;第二级采用乘法器,降低幅度计算的时钟周期。电路架构采用多路并行结构,同时采用交织采样算法来实现信号的采样,最高工作频率达到2GHz。经0.13μm 1P6M MIX Signal CMOS工艺流片,整个芯片面积为3.2mm×3.6mm。经测试在2GHz的工作频率下,输出信号在701 MHz处,窄带SFDR为86.35dB;输出信号在742 MHz处,宽带SFDR为52.01dB。