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胡俊杰; 陈仕川;
通信信息控制和安全技术重点实验室;
浙江嘉兴314033;
中国电子科技集团公司第三十六研究所;
卷积神经网络(CNN); 可编程逻辑器件(FPGA); 加速器;
机译:基于OpenCL的异构计算框架下基于FPGA的卷积神经网络加速器设计
机译:基于FPGA的深卷积神经网络加速器设计技术识别器
机译:基于FPGA的卷积神经网络加速器设计
机译:基于FPGA的嵌入式设备卷积神经网络的加速器
机译:EDSSA:基于OpenCL的FPGA平台上的编码器 - 解码器语义分段网络加速器
机译:基于FPGA加速器提升卷积神经网络性能
机译:基于单事件翻转发生率的基于sRam的FpGa设计中的容错实现
机译:通过组合基于fpgas的数字加速器和基于对象的界面来设计通用高性能计算机应用程序的方法
机译:生成时钟信号,以实现基于周期的,可重复的基于FPGA的FPGA硬件加速器
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