基于FPGA的卷积神经网络硬件加速器设计

摘要

设计了基于卷积神经网络模型的加速器,实现并行化的卷积运算。研究中,完成可卷积神经网络重构硬件加速器搭建,并对加速器架构进行优化,实现在运算过程中对特征图尺寸的动态配置。实验结果表明,该设计在工作时钟频率为250 MHz,推理时间为50 ms,吞吐量峰值运算速度达到142.12 GOPS。发现该系统可以充分地发挥FPGA的低时延和高密度优势。