一种基于FPGA设计的支持稀疏剪枝的卷积神经网络加速器

摘要

本发明公开了一种基于FPGA设计的支持稀疏剪枝的卷积神经网络加速器，总线接口单元、权重存储及管理单元、输入缓存FIFO阵列、MAC计算阵列、中间结果缓存RAM阵列、流水线加法器阵列及输出缓存及管理单元。本发明根据去除零值权重后的卷积核，形成由非零权重构成的权重列，并且每次按照权重列最大计算量将权重列中的非零权重按序动态分配给乘加器，使得本发明的卷积神经网络加速器能够应对剪枝后网络计算的不规则性，有效跳过权重为零的乘累加运算，从而减少总运算量，加速神经网络运算。