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大约束度Viterbi译码器在FPGA中的实现

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本文介绍了针对约束长度为9,码率为1/2卷积码的Viterbi译码器在FPGA中的一种实现方案,其中采用了串并结合的方法兼顾面积和速度,并用流水线结构来提高译码速度.测试结果表明,本设计消耗硬件资源极少,译码速度满足IS-95 CDMA、3GPP等无线通信的要求.

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来源
《中国集成电路》 |2005年第7期|43-46|共4页
作者
李鹏辉;
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作者单位

宁波安泰集成电路设计有限公司;

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原文格式 PDF
正文语种 chi
中图分类微电子学、集成电路（IC） ;
关键词
Viterbi译码器; FPGA; 卷积码 ; 流水线结构 ;

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