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王长云;
中国电子学会;
译码器;
机译:简化ACS和路径选择信号的内存使用高速低功耗Viterbi译码器的DVD
机译:具有约束长度11的Viterbi解码器在FPGA中的实现
机译:具有约束力的基于约束长度的改进的Viterbi算法
机译:本地连接的Viterbi解码器体系结构及其LDPC和卷积码的VLSI实现
机译:基于脉动阵列的Viterbi解码器的FPGA设计和实现。
机译:线性存储器中隐马尔可夫模型的EM和Viterbi算法实现
机译:基于Gb / s并行块的Viterbi译码器用于卷积码 GpU
机译:用于Reed-muller子码的高速Viterbi译码器的体系结构和实现考虑
机译:用于例如卷积码的卷积码解码方法传输系统,涉及执行Viterbi / BCJR算法的节点度量的额外存储,以形成K个计算子步骤并基于时间复用对K个晶格部分进行解码
机译:复合码并行并置位卷积码的编码方法,编码器和译码器,编码器和译码器系统
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