（2，1，9）软判决Viterbi译码器的设计与FPGA实现

摘要

卷积码是无线通信系统中广泛使用的一种信道编码方式。Viterbi译码算法是一种卷积码的最大似然译码算法，它具有译码效率高、速度快等特点，被认为是卷积码的最佳译码算法。本文的主要内容是在FPGA上实现约束长度为9，码率为1/2，采用软判决方式的Viterbi译码器。 本文首先介绍了卷积码的基本概念，阐述了Viterbi算法的原理，重点讨论了决定Viterbi算法复杂度和译码性能的关键因素，在此基础上设计了采用“串-并”结合运算方式的Viterbi译码器，并在Altera EP1C20 FPGA芯片上测试通过。本文的主要工作如下： 1.对输入数据采用了二比特四电平量化的软判决方式，对欧氏距离的计算方法进行了简化，以便于用硬件电路方式实现。 2.对ACS运算单元采用了“串-并”结合的运算方式，和全并行的设计相比，在满足译码速度的同时，节约了芯片资源。本文中提出了一种路径度量值存储器的组织方式，简化了控制模块的逻辑电路，优化了系统的时序。 3.在幸存路径的选择输出上采用了回溯译码方法，与传统的寄存器交换法相比，减少了寄存器的使用，大大降低了功耗和设计的复杂度。 4.本文中设计了一个仿真平台，采用Modelsim仿真器对设计进行了功能仿真，结果完全正确。同时提出了一种在被测设计内部插入监视器的调试方法，巧妙地利用了Matlab算法仿真程序的输出结果，提高了追踪错误的效率。 5.该设计在Altera EP1C20 FPGA芯片上通过测试，最大运行时钟频率110MHz，最大译码输出速率10.3Mbps。 本文对译码器的综合结果和Altera设计的Viterbi译码器IP核进行了性能比较，比较结果证明本文中设计的Viterbi译码器具有很高的工程实用价值。

目录

文摘

英文文摘

声明

第一章绪论

1.1研究背景和意义

1.1.1研究背景

1.1.2研究意义

1.2论文的主要工作

1.3论文的章节安排

第二章卷积码和VITERBI译码算法

2.1信道编码与卷积码[1][2][3]

2.1.1卷积码编码原理

2.1.2卷积码表示方法

2.2卷积码的最佳译码-Viterbi算法

2.2.最大似然译码[1]

2.2.2 Viterbi译码算法原理[1]

2.2.3卷积码的自由距离[2]

2.3 Viterbi算法复杂度和译码性能的平衡考虑

2.3.1硬判决译码和软判决译码[3]

2.3.2卷积编码约束长度与编码增益以及Viterbi译码器复杂度的关系：

2.3.3截尾译码与译码深度的选择

2.3.4译码哭幸存路径的选择输出

第三章 (2，1,9)软判决Viterbi译码器的设计

3.1 Viterbi译码器总体设计

3.1.1Viterbi译码哭架构设计

3.1.2 Viterbi译码器架构设计

3.2路径度量值的归一化处理

3.3 ACS运算单元和路径度最值存储器的设计

3.4回溯算法和幸存路径存储器的设计

第四章 Viterbi译码器的FPGA实现

4.1 FPGA芯片选型

4.1.1Altera产品概述

4 1.2 Altera Cyclone系列FPGA

4.2FPGA设计流程

4.2.1FPGA设计流程[5]

4.2.2硬什设计语言与VerilogHDL[9]

4.3 FPGA设计原则

4.3.1芯片资源和速度的平称[6]

4.3.2流水线技术

4.4 VITRBI译码器各子模块的FPGA实现

4.4.1分支度量值计算模块BMG的实现

4.4.2加比选模块ACS的实现

4.4.3 MtrCmp模块的实现

4.4.4 DEC模块的实现

4.4.5 Control模块的实现

第五章系统仿真、综合与测试

5.1Viterbi译码器的功能仿真

5.1.1Viterbi译码哭功能仿真平台

5.1.2使用Debussy提高调试效率

5.1.3一种巧妙的调式方法

5.2Viterbi译码器的综合和性能分析

5.2.1综合结果

5.2.2性能分析

5.3 Viterbi译码器的硬件测试

5.3.1Viterbi译码器硬件测试平台

5.3.2 Viterbi译码器测试方法

5.3.3使用SingaltapⅡ逻辑分析仪调试FPGA[20]

5.3.4测试结果

第六章结束语

6.1本文主要工作总结

6.2下一步工作展望

参考文献

附录1. 缩略语及符号说明

致谢

攻读硕士学位期间发表论文