高性能流水线ADC中时钟稳定电路的设计

摘要

随着数字信号处理技术及通信技术的发展,系统对模数转换器(ADC)的性能要求也越来越高。在流水线ADC中,采样时钟的精度是影响流水线ADC性能的重要因素之一。本文基于Chartered0.18μm,1.8V CMOS mixedsignal工艺,研究并设计了一款应用于14位分辨率、100MSPS转换速率流水线ADC中的时钟稳定电路,并完成其版图设计。
　　 首先阐述了时钟信号定义及时钟抖动对流水线ADC性能的影响,随后研究基于锁相环以及基于延迟锁相环的时钟稳定电路基本原理,并分析了它们的优缺点。在此基础上,提出本文设计的时钟稳定电路架构。
　　 基于延迟锁相环原理,设计了一款应用于高性能流水线ADC中的低抖动时钟稳定电路,包括时钟输入电路、占空比调整电路以及时钟产生电路的设计。在电路设计中,采用时钟合成电路对输入时钟及反馈时钟进行相位合成,从而消除了由于采用鉴频鉴相器带来的相位积累效应；采用连续时间积分器实现时钟占空比检测,并输出控制信号以调整占空比,从而消除了传统电荷泵检测中由电荷泵充放电电流和电荷泵开关引入的误差；采用施密特触发器增加时钟上升沿和下降沿的陡峭度；在时钟占空比调整中,固定输入时钟的上升沿而只调节其下降沿,以提高时钟精度并降低设计难度。最后给出了整个电路的版图设计。
　　 利用Cadence Spectre仿真软件对设计的时钟稳定电路进行仿真验证,仿真结果表明,电路可以在200ns以内快速锁定占空比,精度为50％±10-9％。电路可以将占空比为20％～80％的输入时钟调整为50％占空比的时钟信号,稳定后的时钟抖动小于0.08ps,最高调整的输入信号频率高达250MHz,满足设计要求。

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第一章 绪论

1.1 研究意义及目的

1.2 研究现状

1.3 论文主要内容与结构

第二章 时钟稳定电路基本理论

2.1 时钟信号的定义及其特性

2.2 时钟抖动的定义及其对性能的影响

2.2.1 时钟抖动的定义

2.2.2 时钟抖动对流水线ADC性能的影响

2.3 锁相环原理

2.3.1 基本锁相环(PLL)

2.3.2 电荷泵锁相环(CPPLL)

2.3.3 延迟锁相环(DLL)

2.4 本文设计的时钟稳定电路

第三章 时钟稳定电路的设计

3.1 时钟输入电路

3.2 占空比调整电路

3.2.1 时钟合成电路

3.2.2 延迟单元

3.2.3 占空比检测电路

3.3 时钟产生电路

3.3.1 Vback稳定检测电路

3.3.2 时钟选择电路

3.3.3 非交叠时钟产生电路

3.4 时钟稳定电路总体仿真

3.5 采保时钟产生电路的设计

第四章 占空比稳定电路的版图设计

4.1 版图的布局

4.2 版图设计的基本考虑

4.3 时钟稳定电路的版图实现

4.3.1 时钟输入电路的版图设计

4.3.2 整体版图设计

第五章 总结与展望

参考论文

攻读硕士期间发表的论文