一种3.125Gb/s串行信号时钟数据恢复电路研究与设计

摘要

Rap id IO是一种高性能的互连体系结构和技术标准。它的应用场合十分广泛。时钟数据恢复(CDR:Clock and Data Recovery)电路是RapidIO系统的关键电路,它的性能很大程度上决定了串行通信的性能,因此,对时钟数据恢复(CDR)电路的研究与设计是十分必要的。　　本文简要介绍了RapidIO串行通信的标准和协议,并对PLL结构的CDR设计的难点和指标进行了分析。在对分析常用的 C DR电路结构后,提出一种全速率、带外参考环的结构。在 C DR设计过程中,需要对锁相环的基本原理、线性模型及设计流程进行系统的理解。在相关的理论分析的基础上,以高速串行信号传输应用为背景,针对 SMIC0.18μm CMOS工艺,以提高CDR系统的性能为目标,具体的工作主要体现以下几点:　　1.压控振荡器(VCO)是设计CDR的关键电路。论文提出和设计了环形和电感电容两种不同结构VC O,并在此基础上采用了环形结构VC O作为C DR电路的振荡模块。这种环形结构的VC O具有较低的相位噪声、较宽的调谐范围。　　2.采用双环结构电路形式,设计了一种面向Rap id IO应用的3.125Gb/s CDR。C DR电路包括高速数据鉴相器,电荷泵,压控振荡器,鉴频鉴相器,分频器,锁定检测器,带隙基准源等电路。　　3.基于SMIC0.18μm CMOS工艺,利用对称匹配方法,完成了CDR电路各个模块的版图及后仿真。　　最后,采用cadence的Spectre仿真工具对CDR单个模块进行仿真,单个模块仿真完成后,提取整体电路的网表,并编写出相应的Hsp ice激励文件进行系统仿真。系统后仿真结果如下:在电源电压为1.8V,输入为3.125Gbps速率的非归零码(NRZ),恢复数据的抖动峰值为12ps,整体功耗为78mW,核心版图面积为800μm*1000μm。系统后仿真表明,本次设计的 CDR性能良好,并成功恢复出数据率为3.125Gbps的串行NRZ数据。

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第一章 绪论

§1. 1 课题研究的背景

§1. 2 国内外相关研究工作

§1. 3 课题的研究成果

§1. 4 本文的研究内容及章节安排

第二章 时钟数据恢复电路设计概述

§2. 1 时钟数据恢复电路的功能

§2. 2 基于P LL的C DR设计难点和衡量指标

§2. 3 常用C DR电路结构分析

§2. 4 本章小结

第三章 基于PLL的时钟数据恢复电路系统设计

§3. 1 锁相环（P LL）概述

§3. 2 基于锁相环C DR系统方面的相关设计方法

§3. 3 本章小结

第四章 3.125Gbps时钟数据恢复电路的设计与前仿真

§4. 1 基于电荷泵P LL的时钟恢复结构

§4.2 CDR环路子模块的设计

§4. 3 本章小结

第五章 3.125Gbps时钟数据恢复电路的版图设计与后仿真

§5. 1 集成电路版图设计技术

§5. 4 本章小结

第六章 总结与展望

§6. 1 论文总结

§6. 2 论文展望

参考文献

致谢

作者在攻读硕士期间主要研究成果