低噪声的锁相环时钟产生电路设计

摘要

作为通讯系统应用最为广泛的一个模块,锁相环在高速处理器的时钟产生中有着广泛的应用.高速处理器对时钟设计提出了日益严格的要求.处理器这类大型的数字电路在其翻转过程中将产生严重的电源、衬底噪声,这些噪声及处理器本身固有的器件噪声会对锁相环的工作性能有极大的影响.锁相环的输出时钟周期会因为噪声的影响而改变.这在时域上表现为时钟抖动,在频域上表现为相位噪声.锁相环作为一个反馈系统,系统参数的选取是设计中的难点.该文根据系统的响应速度、稳定性、对噪声的抑制能力等对系统参数如何确定展开了讨论.针对电荷泵锁相环结构,该文从系统的角度分析如何减少锁相环的噪声,建立了环路对锁相环各噪声源的传递函数,并据此确定了环路参数和系统结构.接下来优化各模块设计来减少锁相环的噪声,对鉴频鉴相器的死区、电荷泵电流匹配、电荷共享问题都作了一定研究.压控振荡器是锁相环噪声的主要来源.基于冲击灵敏度函数的环形振荡器的噪声理论通用性强.在此基础上该文讨论了振荡器非线性影响的理论.并在单端环形振荡器的基础上设计了全差分交叉耦合环形振荡器,对这两者对噪声抑制能力、输出频率与控制电压曲线(f-Vctrl)等作了详尽的探讨.最后该文在1.8V的电源电压、0.18μm的SMIC工艺下给出了输出频率范围为10-310MHz,功耗小于20mw、锁定时间小于10μs的动态时钟设计.压控振荡器的输出频率在480MHz、512MHz时对应于锁相环输出时钟信号的时钟抖动的峰峰值(peak to peak jitter)分别为160ps和280ps.

目录

文摘

英文文摘

第一章引言

1.1论文研究意义

1.2主要工作及其特点

1.3论文的内容安排

第二章锁相环的结构和功能分析

2.1锁相环原理

2.1.1锁相环的基本结构

2.1.2环路的锁定

2.1.3锁相环的动态特性

2.1.4锁相环的稳定性

2.1.5锁相环系统参数的选取

2.2电荷泵锁相环的基本结构

2.2.1鉴频鉴相器

2.2.2电荷泵电路

2.2.3低通滤波器

2.2.4压控振荡器

2.2.5反馈分频器

本章小结

第二章参考文献

第三章锁相环的低噪声设计

3.1低噪声锁相环的系统设计

3.1.1锁相环各噪声源及其特性

3.1.2高速CPU时钟产生电路的系统指标和性能要求

3.1.3环路参数的选定与行为仿真

3.2优化锁相环各模块减少噪声

3.2.1鉴频鉴相器和电荷泵的噪声分析

3.2.2鉴频鉴相器和电荷泵的低噪声设计

本章小结

第三章参考文献

第四章环形振荡器的低噪声设计

4.1相位噪声和时钟抖动

4.2环形振荡器噪声分析回顾

4.3基于冲击灵敏度函数的通用噪声分析

4.4修正的线性模型

4.5偏置部分和尾电流的噪声上变换

4.6电源和衬底噪声

4.7低噪声环形振荡器的具体设计

4.7.1两种环形振荡器的设计及对噪声的抑制能力

4.7.2压控振荡器的f-Cctrl曲线的线性度和输出频率范围

本章小结

第四章参考文献

第五章锁相环数字模块设计和总体仿真

5.1锁相环数字模块设计

5.1.1锁定检测电路的设计

5.1.2反馈除法器设计

5.1.3输出除法器的设计

5.2锁相环的总体仿真

本章小结

第六章版图设计和测试

6.1版图设计中的一些基本规则

6.1.1叉指晶体管

6.1.2对称性

6.1.3连线

6.1.4衬底耦合

6.2锁相环版图设计

6.3测试结果

本章小结

图

第六章参考文献

第七章结论

致谢

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