应用于移动支付的小面积高性能AES/SMS4/DES复用电路设计

摘要

移动支付在流行的同时也带来方方面面的问题，例如木马病毒、黑客以及骗钱软件的攻击，所以移动支付需要多方面的安全措施进行保障，最可行的方法还是硬件实现的加密算法。硬件加密算法多种多样，基于应用环境的多样性，需要选择不同的密码算法。同时移动支付芯片对面积成本约束较为苛刻，所以如何在一块芯片上小面积高性能地实现多种加密算法便成了移动支付安全领域亟待解决的问题。为了解决这两个问题，并且满足移动支付领域对芯片设计的小面积低成本要求，本文实现SMS4/AES/DES算法的IP复用电路。在支持多种算法的同时，具有小面积高性能低成本的优势。首先，针对SMS4算法，AES算法，DES算法迭代运算的特点，对AES/SMS4/DES循环迭代电路进行了复用设计，减小了算法实现面积，降低了流片成本。
　　然后针对AES算法SMS4算法的SBOX都是基于乘法逆元，仿射映射的计算方式，唯一不同的是同构映射矩阵不同，对AES/SMS4的SBOX进行了复用，对芯片的面积进行了进一步的优化，并且复用后的SBOX抗旁路攻击的性能更优。
　　同时由于对称加解密算法每轮迭代过程只使用了一次轮密钥，对轮密钥的生成采取了动态生成的方式，即在当前轮操作时产生当前轮密钥，传统预计算方式是先将所有轮密钥都产生然后存放在RAM里，在每轮操作时将该轮密钥取出来。轮密钥动态生成方式与传统轮密钥预计算方式相比，节省了RAM的面积，加密过程无需等待所有轮密钥计算完成即可开始加密。
　　文章基于Xilinx Virtex-6 FPGA对各电路设计进行了FPGA实现并做出性能分析，与国内外最新研究对比，本文所设计AES、DES、SMS4以及IP复用电路在较小面积开销的情况下，FPGA最大吞吐率可分别达到2.04Gbps、3.37Gbps、2.68Gbps、1.21Gbps，使用逻辑单元数量仅为2318个，相比较与相关文献的实现方式，FPGA资源占用率大幅度降低。
　　本文基于SMIC130nm CMOS标准单元库对各电路设计进行ASIC实现并做出性能分析，与国内外最新研究对比，本文所设计的AES、DES、SMS4以及IP复用电路ASIC最大吞吐率可分别达到1.98Gbps、3.35Gbps、0.38Gbps、1.15Gbps，并具有较小面积开销的优势，实现面积仅为，与相关文献相比较，实现面积大大得到了优化。最后，本文针对所设计IP复用电路，完成AISC后端设计流程。

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1绪论

1.1课题背景

1.2本论文研究目标与主要工作

1.3本论文结构与主要内容

1.4对称加密算法分析

2 可重构电路与轮密钥动态生成电路设计

2.1通用电路架构与IP复用电路设计

2.2可配置plaintext 数据通路设计

2.3密钥通路设计

2.4基于复合域的可重构S盒设计

2.5 本章小结

3对称加密电路安全功能测试

3.1IP复用电路AES模块的安全功能测试

3.2IP复用电路SMS4模块的安全功能测试

3.4本章小结

4.复用模块的FPGA实现与性能分析

4.1FPGA性能分析

4.2基于SOC的FPGA验证

4.3 对称加密电路FPGA验证

5复用模块的ASIC实现与性能分析

5.1复用电路的性能分析

5.2 MPW样片测试

5.3本章小结

6.结论与展望

致谢

参考文献

附录1 攻读硕士学位期间的研究成果