基于FPGA的IRIG_B码基带接收电路的实现

摘要

本文通过对无线接收机、扩频通信、IRI G_B码编码原理及其应用的理论分析与讨论,基于FPGA设计实现了一种 IRIG_B码基带接收电路。采用通用时间编码IRI G_B码授时,通信方式采用直接序列扩频通信,实现全数字基带接收电路,包括接收信号的解调和解扩、时间编码IRIG_B码的解码设计以及解码后时间信息的显示。本设计采用Altera公司的CycloneⅣ系列芯片EP4CE115F29C7N为系统主控芯片,以FPGA的软件平台 QuartusⅡ11.1为工具,用Verilog HDL硬件语言编写模块,整个工程采用top_down(自顶向下)的设计方法,其硬件电路均在开发板DE2-115上实现,采用QuartusⅡ11.1内嵌逻辑分析仪SignalTapⅡ Logic Analyzer来验证设计结果。
　　本研究分为两大部分,前半部分为基带接收电路,采用直接序列扩频通信方式还原原始时间编码信号IRI G_B码,包括信号的解调和解扩。解调采用现在广泛应用的Costas环,包括直接数字式频率合成器DDS(Direct Digital Synthesizer),低通滤波器LPF(Low Pass Filter),鉴相器PD(Phase Detector)及环路滤波器LP(Loop Filter);解扩利用数字结构的匹配滤波器来实现。后半部分是时间编码I RIG_B码的解码设计以及解码后时间信息的显示部分,全部解码工作包括时钟分频、边沿脉冲产生、高电平脉宽计数、码元值判定、准秒时刻信号1PPS判定、准秒时刻信号1PPS输出、时间信息提取。所有模块都下载到开发系统 DE2-115上进行仿真验证,给出波形。最后将整个设计系统下载到DE2-115上进行仿真验证。经过FPGA验证,整个设计系统输出结果正确,性能稳定,达到设计要求。

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第一章 绪论

1.1 课题研究背景及意义

1.2 国内外研究现状

1.3 研究内容及组织结构

第二章IRIG_B码基带接收电路的总体介绍

2.1扩频通信简介

2.2 IRIG_B码基带接收电路的整体实现方案

第三章 基带接收电路的设计与仿真

3.1 载波同步

3.2 伪码同步

3.3 差分解码的设计与实现

3.4 基带接收电路的FPGA验证

3.5 本章小结

第四章IRIG_B码的解码设计方案

4.1 IRIG_B时间编码信号介绍

4.2 B(DC)码解码设计

4.3 B(DC)码解码实现结果分析

4.4 B(DC)码解码后显示

第五章 总结与展望

5.1 工作总结

5.2 未来展望

参考文献

参与科研项目情况说明

致谢