高速低噪声锁相时钟发生器的设计

摘要

该文描述并分析了高速低噪声锁相时钟发生器的设计.时钟发生器是许多通信系统和高速数字系统的重要组成部分,它的优劣将直接影响系统的性能.论文首先介绍了时钟发生器的体系结构,概述了最为常用的锁相时钟发生器的组成单元,然后讨论并分析了锁相环路的小信号特性、瞬态特性以及噪声特性.在设计中,为了在深亚微米工艺下达到高速和低噪声两个目标,论文中采用了合理的电路结构,并提出了一些改进性能的实用技巧.例如,减小电荷泵中开关非理想效应的方法,以及VCO的版图设计技巧.为减小工艺离散性对电路性能的影响,该文采用常跨导偏置电路产生电荷泵的充放电电流,抵消了VCO增益随工艺的变化,使得锁相环的环路带宽和相位裕量基本上不随工艺、电源电压和温度的变化而变化.

目录

文摘

英文文摘

第1章引 言

1.1 研究背景和意义

1.2 主要工作和创新

1.3 论文的组织结构

第2章锁相时钟发生器的体系结构和设计

2.1 高速时钟发生器的体系结构

2.1.1锁相环路

2.1.2延迟环路

2.2 锁相时钟发生器的组成单元

2.2.1鉴频鉴相器

2.2.2电荷泵

2.2.3环路滤波器

2.2.4压控振荡器

2.2.5分频器

2.3 锁相环路的小信号特性

2.3.1线性小信号连续时间模型

2.3.2环路滤波器的设计

2.4 锁相环路的瞬态特性

第3章振荡器和锁相环中的噪声

3.1 相位噪声和定时抖动的定义

3.1.1相位噪声

3.1.2定时抖动

3.1.3抖动的成分

3.1.4相位噪声与定时抖动的关系

3.1.5抖动对系统的影响

3.2 CMOS环形振荡器的噪声特性

3.2.1基本特性

3.2.2 Haiimiri模型

3.2.3 Weigandt模型

3.2.4低噪声环形振荡器的设计

3.3 锁相环的噪声特性

3.3.1相位噪声

3.3.2定时抖动

3.5小结

第4章多相时钟发生器原型设计

4.1系统需求

4.1.1体系结构

4.1.2设计指标

4.2鉴频鉴相器

4.3电荷泵

4.4环形振荡器

4.4.1延迟单元

4.4.2偏置电路

4.4.3输出缓冲器

4.4.4电压频率特性

4.4.5版图设计

4.5分频器

4.6环路滤波器

4.6.1电荷泵偏置电路

4.6.2环路特性

第5章仿真和测试结果

5.1千兆以太网发接器中的时钟发生器

第6章结论

参考文献

致谢

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