深亚微米高速CMOS集成电路的ESD研究

摘要

随着现代集成电路的发展，工艺特征尺寸越来越小，氧化层越来越薄，越来越低静电就能损坏集成电路，为了改善集成电路的ESD性能，通常增加ESI)管的尺寸和使用两级ESD电路，及电路之间增加电阻，但是这使得整个芯片的面积增大，更重要的一点是I／0上的寄生电容很大，电路的RC延迟很大，限制了高速电路的应用。本文所设计的ESD电路，使用台湾联华电子公司(UMC)O．35um工艺，把I／0上的ESD管减小到50um／O．5um，使得I／0上的寄生电容小于lpf，通过电源地之间的电路来实现高ESD性能，HBM的ESD能力大于4000V，比传统加大ESD管尺寸的做法减小了整个芯片的面积。更重要的是此电路是在标准CMOS工艺下实现，不需要增加额外的MASK。 本文主要包括ESD电路原理分析与设计、ESD测试方法、版图实现等工作。主要介绍了寄生电容小于lpf的一种ESD电路，并对其HMB模式作了仿真。所有设计包括其中的模拟电路、数字逻辑和版图都采用全定制自顶向下的方式完成。 在第2章中，介绍了静电放电的各种模式；第3章介绍了集成电路静电放电的各种测试方法；第4章介绍静电放电电路的原理和常用静电放电电路及其优缺点；第5章介绍所使用的静电放电电路的设计及一些仿真；第6章介绍版图设计对电路性能的影响以及如何设计版图来消除这些不利影响因素。

目录

摘要

第1章引言

第2章静电放电的模式简介

第3章集成电路ESD的测试方法简介

第4章ESD电路原理及常用电路

第5章电路设计及仿真

第6章版图设计

第7章总结

参考文献

致谢词

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