高性能嵌入式同步SRAM的研究与设计

摘要

静态随机存储器作为集成电路不可缺少的一部分,得到了业界广泛的重视和研究。
　　 本论文的主题是如何设计一款高性能的静态随机存储器。通过对存储单元的研究以及外围电路的设计,本论文详细介绍了怎样有效提高存储器的存取速度,同时降低功耗。
　　 本论文首先介绍了存储阵列划分的原则,太大存储容量的存储器对存储器的存取速度和功耗都是不利的,而太小存储容量的存储器会增加芯片成本。字线译码器直接关系着时钟上升沿到字线开启的延迟时间,因此设计一款高速的字线译码器是非常必要的。在深亚微米工艺水平下,互连线延迟超过了器件的延迟;可以通过合理加大与字线相连的金属线的宽度来减小字线电阻,从而加快对字线的开启速度,降低由于字线slew太差引起的功耗;又可以通过合理减小与位线相连的金属线宽度来减小位线电容,从而加快对位线的放电速度。预充电电路和灵敏放大器的使用,大大减少了存储器数据读出的时间,电压锁存型的灵敏放大器由于具有面积小、速度快、灵敏度大的优点而被广泛应用在存储器中。
　　 本论文设计了一款存储容量为64Kb的静态随机存储器,采用的是六管CMOS存储单元,用65nm五层金属单层多晶硅N阱CMOS工艺实现。通过版图后仿真,发现从时钟CLK高电平触发到最终数据读出信号RD,在SScorner、0.9V电源电压、125℃条件下,用了1522ps。符合设计要求。