一种有效QC-LPDC设计及编译码器FPGA实现

摘要

人们对于通信的质量的要求目前正伴随着通信技术区域的飞速发展不断的提高。LDPC(低密度奇偶校验,Low-Density Parity-Check Codes)码被Gallager在1962年提出,正是由于它的很低的译码过程复杂度加上很低的错误平底这样的优点,使之变成了现代通信应用中的一个被人关注的焦点。准循环的低密度奇偶效验码作为低密度奇偶校验码中的一种特别的结构,在结构的设计方面以及编码和译码算法的实现上,都表现出了和别的低密度奇偶效验码不一样的更好的特性。目前,在许多的通信标准中已经成为优先考虑的纠错方案。
　　首先,本文以低密度奇偶校验结构为背景,引出了一种新的结构——半决定结构的QC-LDPC码。这种半决定的近似下三角(Approximate Lower Triangular, ALT)结构可提高QC-LDPC码设计的灵活性,并且可以提供比双对角线结构更低的错误概率。然后把这种结构的QC-LDPC码与IEEE802.16e中的QC-LDPC码结构做了比较,尽管A码的行重值的顺序与IEEE802.16e码的不相同,这两个码的行的非零数目的总的个数是一样的。
　　本文从理论上对该结构的QC-LDPC码进行了详细深入的研究,而且在硬件实现上通过现场可编程门阵列(Field Programmable Gates Array,FPGA)对QC-LDPC码进行仿真设计。
　　在理论方面,通过比较各种编码算法,引出该结构QC低密度校验码的高效的编码算法。此外,偏移的最小和的算法与置信算法相比,减小了运算的繁琐程度,并且存在一个可以灵活调节的可归一化的因子,只要这个因子选取合适就能达到置信传播算法的性能,所以本文采用偏移的最小和译码算法。最后,通过matlab工具高速编码算法和偏移最小和译码算法进行了讨论。
　　在硬件方面,选择了适合两种编译码算法设计的结构:部分并行结构。在QuartusII8.0硬件平台上,采取Verilog HDL编写代码,借助ModelSim仿真工具分别给出了编码器和译码器的FPGA实现方法。包括:总体结构的设计,各个子模块的设计,并给出了设计过程的功能仿真加综合、布线结果。

目录

封面

中文摘要

英文摘要

目录

1绪论

1.1 数字通信系统和纠错编码

1.2 LDPC码的历程以及应用

1.3 FPGA的基本硬件知识

1.4 课题选择意义及章节安排

2 QC-LDPC码结构的提出

2.1 LDPC的概述

2.2 构造LDPC码的方法

2.3 QC-LDPC码

2.4 本章小结

3 QC-LDPC码的编码算法及FPGA实现

3.1 目前常用的编码算法

3.2 快速编码算法

3.3快速编码算法性能分析

3.4 QC-LDPC码编码器的FPGA硬件设计

3.5 FPGA的验证分析

3.6本章小结

4 QC-LDPC码译码算法及研究

4.1 硬判决的译码算法

4.2 软判决的译码算法

4.3 QC-LDPC码译码算法性能的分析

4.4本章小结

5 QC-LDPC译码器的FPGA实现

5.1译码器设计的三种结构

5.2 量化比特的确定[5]

5.3 QC-LDPC译码器的设计

5.4 QC-LDPC码译码器的实施验证与分析

5.5本章小结

6 结论

参考文献