一种新型并行Turbo编译码器的FPGA实现

摘要

可靠通信要求消息从信源到信宿尽量无误传输，这就要求通信系统具有很好的纠错能力，如使用差错控制编码。自仙农定理提出以来，先后有许多纠错编码被相继提出，例如汉明码，BCH码和RS码等，而C。Berrou等人于1993年提出的Turbo码以其优异的纠错性能成为通信界的一个里程碑。 然而，Turbo码迭代译码复杂度大，导致其译码延时大，故而在工程中的应用受到一定限制，而并行Turbo译码可以很好地解决上述问题。本论文的主要工作是通过硬件实现一种基于帧分裂和归零处理的新型并行Turbo编译码算法。论文提出了一种基于多端口存储器的并行子交织器解决方法，很好地解决了并行访问存储器冲突的问题。 本论文在现场可编程门阵列(FPGA)平台上实现了一种基于帧分裂和篱笆图归零处理的并行Turbo编译码器。所实现的并行Turbo编译码器在时钟频率为33MHz，帧长为1024比特，并行子译码器数和最大迭代次数均为4时，可支持8.2Mbps的编译码数掘吞吐量，而译码时延小于124us。本文还使用EP2C35FPGA芯片设计了系统开发板。该开发板可提供高速以太网MAC／PHY和PCI接口，很好地满足了通信系统需求。系统测试结果表明，本文所实现的并行Turbo编译码器及其开发板运行正确、有效且可靠。 本论文主要分为五章，第一章为绪论，介绍Turbo码背景和硬件实现相关技术。第二章为基于帧分裂和归零的并行Turbo编码的设计与实现，分别介绍了编码器和译码器的RTL设计，还提出了一种基于多端口存储器的并行子交织器和解交织器设计。第三章讨论了使用NIOS处理器的SOC架构，使用SOC架构处理系统和基于NIOSII处理器和uC／0S一2操作系统的架构。第四章介绍了FPGA系统开发板设计与调试的一些工作。最后一章为本文总结及其展望。

目录

文摘

英文文摘

第一章 绪论

1.1数字通信与纠错编码技术

1.2并行Turbo码实现的国内外研究现况

1.2.1并行Turbo编译码算法研究

1.2.2并行Turbo码硬件实现状况

1.3硬件实现相关技术与工艺

1.3.1 FPGA技术

1.3.2片上系统集成SOC

1.3.3 Nios Ⅱ处理器

1.3.4 Avalon总线

1.4论文主要内容

第二章 基于帧分裂和归零处理的Turbo编译码器设计

2.1并行Turbo编码器设计

2.1.1编码算法

2.1.2编码器设计与实现

2.2并行Turbo译码器设计

2.2.1译码算法

2.2.2译码器设计与实现

2.3基于多端口存储器的并行子交织器和解交织器设计

2.4系统设计测试与结果分析

2.5本章小节

第三章 译码器的SOC系统架构

3.1片上系统集成译码器外设

3.2 uC/OS-Ⅱ嵌入式操作系统架构和分析

3.3基于uC/OS-2嵌入式操作的TCP编程设计

3.4本章小节

第四章 系统开发板设计

4.1 HTN KIT 2C35系统开发板原理图设计

4.1.1电源设计

4.1.2 FPGA规划以及存储器设计

4.1.3通信接口设计

4.2印制电路板设计

4.3 Htn_kit_2c35系统板的移植与测试

4.4设计关键问题及其分析

4.5本章小结

第五章 结论与展望

5.1本文工作总结

5.2研究工作存在的问题分析及设计经验

5.3未来工作展望

参考文献

致谢

攻读硕士期间完成的论文