纯整数运算分块并行Turbo编译码器的FPGA设计

摘要

时至今日，距Turbo码提出已近20多年的时间，Turbo码在信道编码领域取得了不可替代的地位。在5G即将到来的今时今日，Turbo码具有继往开来的重要作用，为实现4G到5G的平稳转变具有重大的意义。本文以FPGA为设计对象，研究一种新型的基于纯整数运算下的分块并行Turbo译码器，在时代背景下谋求创新，迎合发展。
　　首先，本文分别对Turbo码编译码端结构原理做了讲解，然后分析了几种经典的对数域简化MAP译码算法，对其性能进行了软件仿真对比，结果表明线性Log-Map算法在译码性能优良的情况下更易硬件实现;接着，本文研究了纯整数运算线性Log-Map译码算法，并与浮点数Log-Map算法与MAP算法进行了对比分析，仿真结果表明其BER性能与浮点数MAP算法相当，是一种译码性能优良且可直接用于硬件处理的实用算法;鉴于串行迭代译码延迟大的缺点，本文分别分析了滑窗译算以及两种不同初值处理方式的分块并行译码结构，并将其与纯整数译码算法相融合，软件仿真确定了基于纯整数运算下的分块滑窗算法的参数设置，为后文FPGA端的设计做好了理论基础。
　　在前文研究的基础上，以Altera公司的QuartusⅡ为设计环境，采用Verilog HDL编程语言对Turbo编译码器进行FPGA设计，充分利用流水线结构和并行化结构来优化设计时序。首先根据编码端的构造分模块设计，对每一个模块都进行了功能验证，给出了设计结果;随后针对纯整数分块并行译码算法在FPGA上进行了详细的设计，给出了每一模块的设计方案以及时序仿真图。最后，对译码器整体进行了功能测试和等效性能测试，结果表明本设计能够正确的完成相应的功能。
　　本文共分为四章，第一章以信道编码发展史引入Turbo码，并对其研究现状做了陈述;第二章在分析Turbo编译码原理的基础上，重点引出了线性Log-Map算法;第三章实现了将纯整数线性近似Log-Map算法融合于滑窗和分块并行译码结构中;第四章给出了Turbo编译码器的详细FPGA设计方案及结果分析。

目录

声明

摘要

第1章 绪论

1．1 信道编码发展概述

1．2 Turbo码研究及应用现状

1．3 可编程逻辑器件简介

1．4 本文研究意义

1．5 本文的主要工作和结构安排

第2章 Turbo编译码原理

2．1 Turbo码编码原理

2．1．1 分量编码器

2．1．2 交织器

2．1．3 删余复用

2．1．4 尾比特处理

2．2 迭代译码算法

2．2．1 MAP译码算法

2．2．2 对数域MAP译码算法

2．3 对数域译码算法性能比较

2．4 本章小结

第3章 基于纯整数运算的分块滑窗译码算法

3．1 基于纯整数运算的线性近似Log-Map译码算法

3．2 滑动窗译码

3．3 分块并行译码

3．4 Turbo译码仿真结果与论证

3．5 本章小结

第4章 纯整数Turbo编译码器的FPGA设计

4．1 FPGA工程设计流程

4．2 Turbo编码器FPGA设计

4．2．1 编码器整体结构

4．2．2 输入信息缓存设计

4．2．3 分量编码器设计

4．2．4 交织模块设计

4．2．5 编码器设计结果

4．3 Turbo码译码器FPGA设计

4．3．1 分块并行译码器总体结构设计

4．3．2 块内SISO译码器设计

4．3．3 基于纯整数运算的MAX*ρ模块设计

4．3．4 交织以及解交织模块设计

4．3．5 全局输入信息缓存器设计

4．3．6 译码器总体控制模块设计

4．4 译码器设计结果分析

4．4．1 综合报告

4．4．2 译码器测试验证

4．5 本章小结

结论与展望

致谢

参考文献

攻读硕士学位期间发表的论文