兼容标准CMOS工艺存储器的实现与测试

摘要

存储芯片是IC市场的支柱产品，也是用量最多的VLSI器件。随着集成电路技术的飞速发展，EEPROM制造技术也进一步成熟，在集成电路设计中，经常会需要一些低成本低密度的非易失性存储器件，但是工艺的复杂性阻碍了传统的非易失性存储器件嵌入到CMOS电路中，这是由于传统的非易失性存储器需要多层多晶硅、不同的栅氧化层厚度，从而增加了工艺的复杂性和成本。为解决这问题，本文提出了一种单层多晶硅结构的非易失性存储器，这与标准CMOS逻辑工艺相兼容，不需要额外的掩膜或工艺步骤。这样在成本和工艺复杂性等方面使该器件具有很大的优势，而且在一些需要较小容量的非易失性存储器的嵌入式应用中，将会存在很大的市场价值。
　　 本文首先分析了2管单层多晶结构和3管单层多晶结构的擦写和读出原理，并在ISE-TCAD软件中对3管存储结构进行了擦写过程的仿真。在此基础上提出了3管差分存储内核结构，并做了详细分析。为了验证单层多晶存储器以及3管差分存储内核的原理，本文设计2管分压测试芯片和存储容量为4bit的存储器测试芯片，并在TSMC0.18μm1P4M RFMixsignal工艺下通过流片验证，最后对于两种存储芯片进行了测试和分析。为自主开发基于标准CMOS逻辑工艺的具有低功耗低成本非易失性存储器提供了理论与实践基础。