DDR4高速并行总线的信号完整性仿真分析

摘要

随着电子科学技术的发展，电子设备的数据传输速率和工作频率在不断地提高。DDR4高速并行总线面临着较为严峻的信号完整性问题。对DDR4高速并行总线进行仿真分析，有利于解决DDR4的信号完整性问题，为设计人员提供参考并且可以促进DDR4的进一步普及和发展。本文的主要研究内容如下：
　　1.使用Advanced Design System2016软件仿真了高速电路信号完整性中的反射和串扰问题，仿真验证了四种传输线匹配方式、四种典型不连续反射以及串扰的影响因素，为后续章节奠定基础。
　　2.通过阅读DDR4的设计标准，提取出眼图等主要设计指标。并校验了DDR4高速并行总线仿真电路和IBIS模型。
　　3.使用Sigrity2017对DDR4高速并行总线电路进行仿真。通过仿真选择合适的片上端接、验证DDR4高速并行总线中特有的数据总线反码功能以及不同数据传输速率时的数据线眼图状况。
　　4.将DDR4高速并行总线电路的仿真结果与DDR4设计指标相对比，判断是否满足DDR4的设计要求。
　　通过以上研究，本文所使用的DDR4高速并行总线仿真电路在“Write”和“Read”模式下的数据传输速率就可以达到1.6Gpbs。当数据传输速率为1.6Gpbs时，眼图参数以及过冲情况均满足DDR4的设计要求。

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