HEVC整数变换与帧内预测模块硬件优化设计

摘要

为了应对高清视频传输与存储带来的巨大压力，国际电信联盟(International Telecommunication Union, ITU)发布了高效视频编码(High Efficiency Video Coding, HEVC)标准。该标准在前一代编码标准的基础上改进了众多技术，包括使用较大尺寸的变换单元与预测单元，更加灵活的编码单元划分方式以及复杂的预测模式等，这些技术在提高编码效率的同时，也大幅提升了算法运算量。在视频编解码领域，许多应用场合对实时性处理有较高的要求，因此，设计专用处理电路对于加快编解码速度至关重要。 本文首先根据已有的研究成果说明针对视频编码设计硬件结构的必要性，继而介绍各视频编码标准，并分析HEVC标准中新引入的技术特性，重点研究了运算量大的整数计算以及计算复杂度高的帧内预测，本文的研究内容与创新点如下： (1)介绍离散余弦变换(Discrete Cosine Transform, DCT)算法，并研究了广泛运用于图像处理和视频编码领域的浮点DCT快速算法，结合HEVC中提出的整数变换特点，一方面通过使用移位-加的方式避免了硬件设计中乘法器的使用，这有助于降低电路复杂度，另一方面通过将大点数变换分解为小点数的方式，在硬件电路中复用计算单元以减少电路面积。针对FPGA器件的特点，通过使用内嵌RAM取代寄存器的方式来减小电路面积，使用多块并行双口RAM加快转置处理，同时从电路整体处理的角度合理分配处理顺序，以提高硬件利用率。最终在使用较少硬件条件下实现了对4k@30fps视频的变换处理。 (2)介绍 HEVC标准中改进的帧内预测算法，并分析了各种预测模式下的计算方式，根据DC模式和Angular模式中存在的滤波操作特点，从整体处理角度按照流水线的方式进行电路设计，一方面使层次更加清晰规整，方便硬件结构设计；另一方面，流水线的引入提升了电路运行频率。对于相对复杂的Angualr模式下参考像素的扩展与选取，本文首先对使用到的参考像素位置做了计算，提出了一种硬件友好的参考像素选取结构，避免了复杂逻辑的引入。同时对于Planar模式使用逻辑切割的方式减小了电路延时，最终设计出具有每周期4x4个像素点的处理能力结构，与已有研究对比，本文在预测块所占比例较大的尺寸处理上更具优势。

目录

声明

第一章 绪论

1.1 引言

1.2 研究背景与意义

1.3 国内外研究现状

1.4 研究内容与章节安排

第二章 视频编码标准

2.1 视频编码标准发展历程

2.2 HEVC编码框架

2.3 编码结构

2.4 并行处理技术

2.5 其他介绍

第三章 整数变换模块硬件设计

3.1 离散余弦变换简介

3.2 浮点DCT/IDCT及其快速算法

3.3 HEVC中整数变换

3.4 整数变换模块硬件设计与实现

3.5 实验结果与分析

3.6 本章小结

第四章 帧内预测模块硬件设计

4.1 HEVC标准中帧内预测介绍

4.2 帧内预测模块硬件设计与实现

4.3 实验结果与分析

4.4 本章小结

第五章 总结与展望

参考文献

致谢

攻读学位期间的研究成果