万兆以太网及SDH STM-64用CMOS并串转换芯片设计

摘要

本文给出了一个应用于万兆以太网的10-Gb/s4:1并串转换电路，考虑到芯片的通用性，该并串转换芯片也支持SDHSTM-64的应用。 树型结构的使用降低了大部分电路的工作速率，从而简化了设计，也减小了芯片功耗。在2:1并串转换单元中采用了改进的并行结构，利用一系列D-Latch(D锁存器)调整进入数据选择器的时钟和数据间的相位关系，以提供更大的相位裕量，使电路可以更可靠地工作。在高速2-bit数据选择器的设计中采用了并联峰化技术，以拓展其带宽。 给出了并串转换电路的系统设计方案、各模块设计要点、模拟结果以及在芯片测试结果。芯片使用TSMC0.18-μmCMOS工艺实现。在1.8V供电电压下，芯片输出数据速率达到了10-Gb/s，芯片面积1.4×1mm2，功耗300mW，低于同类芯片功耗。 本课题得到了国家863计划“10-Gb/s以太网物理层上下行接口处理芯片研究”和“10-40Gb/s光收发关键器件芯片技术研究”两个项目的支持，其中万兆以太网项目已经顺利通过863专家组验收。

目录

文摘

英文文摘

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第一章绪论

第二章深亚微米CMOS工艺及高速电路设计

第三章并串换电路系统设计

第四章各模块设计及模拟结果

第五章版图设计、芯片实现以及测试

第六章结论

致 谢

参考文献