0.18μm CMOS工艺双模分频器和5.8GHz低噪声放大器设计

摘要

当前无线通信的快速增长为射频集成电路带来了巨大的市场需求。随着CMOS 工艺特征尺寸的不断减小，MOS场效应管的截止频率已经超过100 GHz，这使得CMOS 工艺成为射频集成电路设计的一个重要选择。为了提高市场竞争力，采用具有高集成度、低成本、低功耗和易于集成等优点的CMOS工艺进行高速电路和射频电路没计成为了近几年集成电路设计的热点。本文的研究内容基于0.18μm CMOS工艺，主要包括两部分：高速双模分频器设计和5.8 GHz低噪声放大器设计。 双模分频器主要应用于锁相环频率合成电路中，本文给出了一个分频模数为10/11的双模分频器的设计过程。首先分析了分频器的数字逻辑实现过程，然后讨论了CMOS数字逻辑电路的一些基本要点和元素，其中重点讨论了反相器、传输门和D触发器(DFF)等常用的数字逻辑单元的设计方法，并采用源极偶合场效应晶体管逻辑(SCFL)触发器作为分频器基本单元。接着给出了10/11的双模分频器的仿真波形和版图设计。后仿真结果表明在输入时钟频率为3 GHz时分频器能正常工作。 低噪声放大器决定了射频接收机的整体噪声性能，本文设计的低噪声放大器中心工作频率为5.8GHz，可应用于IEEE 802.11a WLAN系统。采用了源极电感反馈式结构，并改进了输入电路结构，使输入匹配更加简单方便。应用全新的电感模型和参数提取方法，解决了后仿真中缺乏电感参数的问题。通过仿真软件对低噪声放大器电路进行了系统仿真和参数优化，同时给出了芯片版图设计。电路后仿真结果表明，该低噪声放大器具有较好的噪声性能、线性度和良好的输入输出匹配，并且具有合适的增益和较低的功耗，性能完全满足设计指标的要求。

目录

文摘

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第一章绪论

1.1引言

1.2频率综合

1.3无线射频接收机

1.4论文组织

第二章双模分频器电路逻辑原理与设计

2.1引子：一个简单的抖动模数频率合成器

2.2分频器系统设计

2.2.1 10/11双模分频器系统概述

2.2.2双模分频器系统逻辑结构

2.3数字电路基础

2.3.1 CMOS反相器

2.3.2 CMOS传输门

2.3.3触发器

2.3.4 SCFL逻辑锁存器和触发器电路

2.3.5 SCFL逻辑与门

2.4输入输出接口电路设计

2.4.1输入接口电路

2.4.2输出接口电路

第三章10/11双模分频器的电路仿真和版图设计

3.1 10/11双模分频器前仿真结果

3.2版图设计

3.2.1版图设计流程

3.2.2 CMOS版图设计要点

3.2.3 CMOS版图设计技巧

3.2.4分频器版图

3.3参数提取与后仿真结果

3.4分频器设计小结

第四章射频集成电路设计要点

4.1噪声

4.2线性度

4.2.1 1dB增益压缩点

4.2.2三阶交调点(IP3)

4.3灵敏度

4.4动态范围

4.5级联系统的噪声系数与输入三阶互调点

第五章低噪声放大器设计

5.1低噪声放大器结构选择

5.1.1共栅型

5.1.2并联电阻式

5.1.3并联反馈式

5.1.4源极电感反馈式

5.2改进结构后的源极电感反馈式低噪声放大器

5.2.1扩展栅极电容

5.2.2栅极外加匹配电容

5.3 CMOS噪声分析

5.3.1沟道热噪声

5.3.2栅电流噪声

5.3.3栅电阻噪声

5.4源极电感负反馈结构低噪放电路实现与噪声分析

5.4.1电路原理图

5.4.2输入阻抗匹配

5.4.3噪声优化

5.4.4增益

5.4.5线性度

第六章低噪声放大器系统仿真与芯片设计

6.1电路仿真与优化

6.2芯片版图设计

6.3片上电感参数提取

6.4系统后仿真

6.4低噪声放大器小结

第七章总结

致谢

参考文献

附件一