声明
摘要
第1章 绪论
1.1 研究背景
1.2 国内外研究现状
1.3 论文主要工作和设计指标
1.4 论文的结构组织
第2章 模数转换器基本理论
2.1 模数转换器原理
2.2 模数转换器的性能参数
2.2.1 模数转换器基本性能指标
2.2.2 静态性能参数
2.2.3 动态性能参数
2.3 常见模数转换器结构
2.3.1 全并行(Flash)模数转换器
2.3.2 折叠内插(Folding and Interpolating)模数转换器
2.3.3 逐次逼近型(Successive Approximation Register)模数转换器
2.3.4 过采样(Oversampling)模数转换器
2.3.5 流水线(Pipeline)模数转换器
2.4 流水线模数转换器中的数字纠正技术分析
第3章 流水线模数转换器核心模块分析
3.1 采样保持电路分析
3.1.1 采样保持电路中的非理想因素
3.1.2 采样保持电路的改进技术
3.1.3 闭环采样保持电路结构及分析
3.2 1.5位/级模块分析
3.2.1 1.5位/级模块的基本原理
3.2.2 增益数模单元非理想因素分析
3.2 运算放大器非理想因素分析
3.2.1 运算放大器建立误差分析
3.2.2 运算放大器中的噪声
3.2.3 运算放大器中的失调
3.4 比较器电路分析
第4章 可重构模数转换器的设计与前仿真
4.1 可重构模数转换器结构的设计
4.1.1 可重构模数转换器整体结构的考虑
4.1.1 可重构模数转换器中分辨率可重构的实现
4.1.2 可重构模数转换器中逐级递减的设计
4.2 采样保持电路的设计
4.2.1 采样电容值的选取
4.2.2 栅压自举开关的设计
4.2.3 CMOS开关的设计
4.2.4 运算放大器的设计
4.2.5 采样保持电路的仿真
4.3 1.5位/级模块电路的设计
4.3.1 采样电容值的选取
4.3.2 运算放大器的设计
4.3.3 1.5位/级模块电路建立特性的仿真
4.3.4 子模数转换器和子数模转换器的设计
4.3.5 1.5位/级模块电路整体仿真
4.4 全并行模数转换器的设计
4.5 偏置电路的设计
4.6 时钟产生电路的设计
4.7 数据对齐和数字纠正电路的设计
4.7.1 数据对齐电路的设计
4.7.2 数字纠正电路的设计
4.8 可重构流水线模数转换器整体仿真
4.8.1 6位分辨率模式仿真结果
4.8.2 4位分辨率模式仿真结果
4.8.3 仿真结果小结
第5章 版图设计和后仿真
5.1 版图布局
5.1.1 系统整体布局
5.1.2 采样保持电路和1.5位/级模块电路布局
5.2 版图设计技术
5.2.1 抗干扰设计
5.2.2 匹配性设计
5.2.3 可靠性设计
5.2.4 寄生效应的优化
5.3 可重构流水线模数转换器版图设计
5.4 可重构流水线模数转换器的后仿真
5.4.1 采样保持电路的后仿真
5.4.2 整体电路的后仿真
5.4.2 整体电路的后仿真结果
第6章 采样保持电路芯片测试
6.1 采样保持电路芯片测试方案
6.2 采样保持电路芯片测试结果及分析
6.2.1 采样保持电路芯片测试结果
6.2.1 采样保持电路芯片测试结果分析
6.2 小结
第7章 总结与展望
致谢
参考文献
攻读硕士学位期间发表的论文