3.125Gb/s SERDES发射系统复接器设计及系统集成

摘要

信息技术的发展日新月异，在高速数据通信中，串行通信表现出了更加优越的性能。串行器/解串器(SERDES)是一种用高速串行接口取代传统的并行总线架构的技术。其作用是将并行的数据转换成串行结构，以降低芯片管脚资源，提高信号速率。随着半导体技术的飞速发展，SERDES技术的应用也正逐步推广。
　　复接器通常有三种实现方式:串行结构、并行结构和树型结构，三者有各自的优缺点，在电路设计中适当的组合可以得到更佳的效果。考虑到树型结构传输速率高却仅适于转换输入宽度为2N的数据，而串型结构可以完成任意位宽度的并行输入数据的并串转换，本文所设计的10∶1复接器选用串行结构和树型结构的组合结构实现，复接器电路包括两个低速5∶1MUX和一个高速2∶1MUX。低速5∶1MUX采用的是串行结构，高速模块采用半速率2∶1MUX电路，这种结构使得电路中只有高速2∶1MUX中的选择器工作在最高速率上，从而有效地减少了高速传输所带来的大功耗问题。复接器电路中设计了一个分频电路，其功能是输出占空比为1∶4的数据选择信号，用于低速单元5∶1MUX的数据采样。
　　本文设计的SERDES发射系统主要包括复接器、锁相环倍频器和输出驱动电路。系统采用电荷泵锁相环倍频器合成时钟信号，将发射系统输入时钟信号频率降低到156.25MHz，输出时钟信号通过缓冲电路传送到复接器电路中，实现整个发射系统的集成。在版图设计中合理布局布线、分配引脚位置，以完成系统芯片设计。此外，为降低高速远程传输造成的误码和串扰等影响，系统采用的输出驱动电路将复接器输出信号转换成差分信号传输到信道中。
　　本文采用TSMC0.18μmCMOS工艺完成3.125Gb/sSERDES发射系统的复接器设计及系统集成，文中给出了详细的电路设计、版图设计过程和后仿真结果。后仿真结果显示，在电源电压1.8V，时钟输入信号频率156.25MHz，10路速率312.5Mb/s数据并行输入时，串行输出数据速率为3.125Gb/s，数据抖动为0.078UI，功耗是30.5mW，工作速率上升为4Gb/s时发射系统电路仍能正常工作，满足设计指标要求。

目录

声明

摘要

第一章 绪论

1．1 SERDES技术

1．2 国内外研究现状

1．3 论文工作介绍

1．3．1 主要内容

1．3．2 设计要求和指标

1．3．3 论文结构

第二章 发射系统主要性能

2．1 数据率极限

2．2 误码率

2．2．1 眼图

2．2．2 抖动

2．3 低功耗

第三章 复接器的基本原理与结构

3．1 通信系统中的复用技术

3．1．1 时分复用

3．1．2 频分复用

3．1．3 波分复用

3．2 复接器的基本结构

3．2．1 串行复接器

3．2．2 并行复接器

3．2．3 树型复接器

3．2．4 三种结构的比较选择

3．3 10∶1复接器的设计

3．3．1复接器电路特征

3．3．2 复接器结构设计

第四章 SERDES发射系统电路设计及系统集成

4．1 发射系统总体设计

4．2 复接器电路设计

4．2．1 低速率5∶1复接器

4．2．2 半速率高速2∶1复接器

4．2．3 锁存器

4．2．4 D触发器设计

4．2．5 数据选择电路

4．2．6 分频电路

4．2．7 缓冲电路设计

4．3 1.5625GHz锁相环时钟倍频器

4．3．1 边沿触发式PFD实现电路

4．3．2 CP电路的设计

4．3．3 VCO的设计

4．3．4 Divider的设计

4．4 系统前仿真

第五章 发射系统的版图设计

5．1 版图概述

5．1．1 寄生效应

5．1．2 闩锁效应

5．1．3 天线效应

5．1．4 线电流密度

5．2 发射系统的版图设计

5．3 3.125 Gb／s SERDES发射系统的后仿结果

第六章 总结

参考文献

致谢