高速BCH级联码译码器的VLSI设计与实现

摘要

随着密集波分复用(DWDM)海底光缆传输系统对数据传输距离和速度的要求越来越高，ITU-T Recs G.975/G.709协议提出的Reed-Solomon(255，239)码已渐渐无法满足其要求，而引入级联信道编码等大编码增益的增强型前向纠错码(EFEC)，又叫做super FEC，由于能够提供更高的编码增益，正在被越来越多地研究和采用。在同等编码冗余度下，EFEC可以较标准带外FEC(G.975/G.709，5～6dB编码增益)提供额外的1～3dB编码增益。ITU-T Recs G.975.1协议提出了八种常用的级联码型，其中包括RS+CSOC级联码、BCH+BCH级联码等。 本文主要对G.975.1协议中的一种正交BCH+BCH级联码的迭代译码方法进行了研究。首先用C程序对BCH(900，860)和BCH(500，491)组成的正交级联码进行了仿真分析，然后进行了该级联码的五次迭代译码的RTL设计。在五次迭代译码的设计过程中，为了节省硬件资源，通过对子模块空闲时序的合理利用，有效地实现了译码器和存储单元的复用，包括行译码器中解关键方程单元的复用和列译码的复用等。同时，通过合理插入寄存器单元形成流水线结构，减小了复杂组合路径的延时。16个并行度为4的BCH(900，860)译码器同时工作，则保证了在时钟频率为156.25MHz时整个迭代译码器的数据处理能力达到了10Gb/s。该迭代译码器已通过了功能仿真，仿真结果表明功能正确，能够对错误进行有效的纠正。同时，该迭代译码器也通过了项目合作方的FPGA验证和测试，满足项目指标要求。 最后，使用TSMC0.18um标准单元库和布图布线工具IC Compiler完成了一个三次迭代译码器的物理版图设计。本文的研究对EFEC译码系统的设计和应用具有实际的意义和应用价值。

目录

声明

摘要

第1章 绪论

1．1 课题背景

1．2 纠错码发展历史

1．3 本文研究内容与结构安排

第2章 纠错码原理

2．1 有限域

2．2 线性分组码

2．2．1 循环码

2．2．2 BCH码

2．2．3 交错码

2．2．4 乘积码

第3章 BCH码的编译码原理及实现

3．1 GF(2)域上的运算

3．2 BCH码的编码

3．3 BCH码的译码

3．3．1 BCH码的译码原理

3．3．2 BCH码的译码电路

第4章 10Gb／s迭代译码器设计

4．1 迭代译码

4．1．1 迭代译码方法

4．1．2 迭代译码设计思路

4．2 一种EFEC级联码迭代译码器的实现

4．2．1 ITU-T建议的一种EFEC帧结构

4．2．2 迭代译码器结构

4．2．3 行译码

4．2．4 列译码

4．2．5 五次迭代译码器的仿真

4．2．6 本章小结

第5章 迭代译码器的后端设计

5．1 专用集成电路设计

5．1．1 逻辑综合

5．1．2 静态时序分析

5．1．3 物理版图设计

5．2 RAM IP核

5．3 同步FIFO设计

5．4 10Gb／s迭代译码器后端设计

5．4．1 DC综合及时序分析

5．4．2 物理版图设计

5．4．3 布线后时序分析

第6章 全文总结

6．1 完成的工作

6．2 进一步的工作

致谢

参考文献

攻读硕士学位期间发表的论文