高速并行BCH译码器的VLSI设计

摘要

提出了一种用于光通信前向纠错码译码的高速并行二进制BCH(Bose-Chaudhuri-Hocquenheim)译码器的电路结构。同时提出了一种新颖的伴随式并行计算的结构,该结构面积小速度快。针对纠错位数为3的情况,基于直接求解的判决树算法,推导出一组易于硬件实现的无除法的错误位置判决多项式,该推导方法可用于纠错位数少于5的情况。基于提出的并行结构,在SIMC0.18μm的标准CMOS工艺下,实现了8位并行处理(4359,4320)BCH的译码器,结果表明在面积为0.31mm2时,时钟频率可以达到248MHz,是串行译码器数据吞吐量的8倍,而面积不到串行译码器的2倍。