基于0.18μm CMOS工艺的高速前馈均衡器的设计及数字锁相环的研究

摘要

随着大数据、云计算、移动互联网等技术的兴起和发展，人们对通信系统带宽的需求日益增加。高速、高可靠性、低成本的数据通信越来越成为国内外的研究热点。
　　本文研究了高速前馈均衡器的设计，采用0.18μm CMOS工艺设计了工作速率为6.25Gb/s的3抽头，T/2间隔的FIR前馈均衡器。为了拓展带宽，设计中采用源极电容衰减电路作为延时单元，并采用延时锁定环和负载校准技术，以降低工艺角变化对均衡器性能的影响。该前馈均衡器已经流片并进行了测试，包括焊盘在内的芯片面积为0.67×0.74 mm2。测试结果显示对于经过18、24以及30英寸PCB信道，码间干扰严重的6.25Gb/s伪随机序列信号，均衡后眼图都得到了一定程度的改善，表明本文设计的前馈均衡器能够减小码间干扰，改善信号眼图。研究了应用于高速以太网的全数字锁相环的设计。该数字锁相环采用半定制和全定制相结合的设计方法，能够为40GE和100GE的物理编码子层提供变速箱所需的644.5MHz的时钟。本文首先通过建立数字控制振荡器和鉴相器的行为级模型，快速地仿真验证了全数字锁相环的功能。在此基础上，采用0.18μm CMOS工艺完成了全数字锁相环的版图设计并已提交流片，芯片的版图面积为0.44×0.44 mm2，其中核心面积为0.04mm2。后仿真结果表明，全数字锁相环的捕获范围为476.7～962.4 MHz，在644.5MHz处的峰峰抖动小于60ps，RMS抖动小于8.31ps，在1.8V的电源电压下，消耗功耗9.2mW，满足设计指标。在当前通信系统带宽不断增加的趋势下，本文设计的前馈均衡器对于高速串行链路接收机的实现具有重要意义，所研究和设计的全数字锁相环对于40GE和100GE物理编码子层的ASIC实现同样具有实际应用价值。

目录

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摘要

图片索引

第1章 绪论

1．1 课题背景

1．2 国内外研究现状

1．3 论文主要内容与结构安排

第2章 高速串行数据通信

2．1 信道的非理想特性

2．1．1 趋肤效应

2．1．2 介质损耗

2．1．3 反射

2．1．4 串扰

2．1．5 噪声

2．2 随机二进制序列的频谱特性

2．3 码间干扰

2．4 均衡原理

2．5 均衡器分类

2．5．1 发送端均衡

2．5．2 接收端均衡

2．6 本章小结

第3章 全数字锁相环

3．1 全数字锁相环概述

3．1．1 全数字锁相环的结构

3．1．2 全数字锁相环与电荷泵型锁相环的比较

3．1．3 全数字锁相环的主要性能参数

3．2 全数字锁相环中的噪声

3．2．1 器件噪声

3．2．2 电源噪声

3．2．3 村底噪声

3．3 振荡器相位噪声的时域模型

3．3．1 非累积性抖动

3．3．2 累积性抖动

3．4 本章小结

第4章 前馈均衡器的设计与实现

4．1 前馈均衡器设计

4．1．1 延时线

4．1．2 乘法加法器

4．2 抗工艺角变化的延时线设计

4．2．1 延时锁定环

4．2．2 负载校准

4．3 版图设计与后仿真

4．3．1 前馈均衡器版图设计要点

4．3．2 版图设计与后仿真

4．4 芯片测试

4．4．1 功耗测试

4．4．2 延时测试

4．4．3 眼图测试

4．5 本章小结

第5章 全数字锁相环的设计与实现

5．1 全数字锁相环设计

5．1．1 方案与指标

5．1．2 设计流程

5．1．3 数字控制振荡器设计

5．1．4 鉴相器设计

5．1．5 分频器设计

5．1．6 鉴频鉴相控制器设计

5．1．7 鉴相过程的稳定性分析

5．1．8 全数字锁相环功能验证

5．2 版图设计与后仿

5．2．1 全数字锁相环版图设计要点

5．2．2 版图设计

5．2．3 后仿真

5．3 测试方案

5．4 本章小结

第6章 总结与展望

致谢

参考文献

作者攻读硕士学位期间发表的论文