低电压SRAM存储单元及灵敏放大器设计

摘要

移动互联网、物联网等应用技术的快速发展，对SoC系统的性能和功耗提出了越来越严格的要求。嵌入式SRAM是SoC处理器的关键模块之一，为了降低SoC的功耗，低电压SRAM设计成为业界的研究热点。低电压SRAM的设计难点主要有:(1)低电压下，SRAM读写性能急剧下降;(2)低电压SRAM受工艺变化影响增加，导致SRAM稳定性降低。
　　本文的主要工作包括:(1)总结和比较了传统SRAM存储单元和灵敏放大器SA设计。综合考虑面积、性能和稳定性等指标，8管存储单元结合外围辅助电路更适合低电压SRAM设计;相比于电流型和电荷传输型SA，电压型SA原理上更适合低电压SRAM设计。(2)提出了一种基于反馈环切断机制的8管存储单元及存储阵列架构，相比于传统8管存储单元，写噪声容限增加了44.3％。(3)提出了一种单端转双端的灵敏放大器SA设计方案，并实现了基于电流补偿机制的SA失调电压数字校准方法。本文数字校准技术能够有效抑制SA失调电压变化:电源电压为1.1V时，失调电压变化减少了21.8％;0.6V时，失调电压变化减少了43.8％。在0.6V，SS，125℃的极端情况下，单端SA综合性能提高了19.1％。
　　基于SMIC40nm LL CMOS工艺，本文完成了一款32Kbits的低电压SRAM设计。后仿真结果表明:电源电压为1.1V时，SRAM性能达到1GHz;0.6V时，SRAM性能达到125MHz以上。0.6V，TT，25℃时，本文SRAM读写平均功耗为2.91pJ，静态泄漏电流为0.42μA。相比于近年来基于8管存储单元的低电压SRAM设计，本文SRAM设计能够同时实现更高的性能和更低的功耗。

目录

声明

摘要

第一章 绪论

1．1 研究背景

1．2 国内外研究现状

1．2．1 国外SRAM研究现状

1．2．2 国内SRAM研究现状

1．3 论文主要工作

1．4 论文组织结构

第二章 低电压SRAM设计综述

2．1 低电压SRAM工艺参数变化介绍

2．2 低电压SRAM关键电路设计综述

2．2．1 存储单元设计综述

2．2．2 灵敏放大器设计综述

2．3 本章小结

第三章 基于反馈环切断机制的8管SRAM存储单元设计

3．1 SRAM存储单元主要设计指标

3．2 低电压存储单元的设计挑战

3．2．1 工艺变化增加对存储单元的影响

3．2．2 电源电压下降对存储单元的影响

3．3 基于反馈环切断机制的8管存储单元设计

3．3．1 存储单元反馈环切断机制介绍

3．3．2 基于反馈环切断机制的8管存储单元设计

3．4 基于8管存储单元的SRAM存储阵列设计

3．4．1 SRAM存储阵列比较与分析

3．4．2 SRAM存储阵列架构设计

3．5 仿真分析与结果比较

3．6 本章小结

第四章 数字校准的低失调灵敏放大器SA设计

4．1 低电压灵敏放大器SA设计指标

4．1．1 低电压灵敏放大器SA主要设计指标

4．1．2 低电压灵敏放大器SA失调电压的影响

4．2 低电压灵敏放大器SA的理论分析

4．2．1 SA读操作延迟的理论分析

4．2．2 SA读操作功耗的理论分析

4．2．3 SA输入失调电压的理论分析

4．3 数字校准的低失调灵敏放大器SA设计

4．3．1 单端检测SA设计概述

4．3．2 单端转双端的差分输入SA设计

4．3．3 SA失调电压数字校准技术实现方案

4．4 仿真分析与结果比较

4．5 本章小结

第五章 版图设计与后仿真

5．1 版图设计

5．1．1 存储单元版图设计

5．1．2 SRAM整体版图设计

5．2 后仿真分析与结果比较

5．2．1 读写速度分析

5．2．2 功耗分析

5．2．3 稳定性分析

5．3 本章小结

第六章 总结与展望

6．1 总结

6．2 展望

致谢

参考文献

作者简介