一种应用于TDC的宽带自适应锁相环电路设计

摘要

锁相环(Phase-Locked Loop，PLL)作为一种优秀的闭环时钟产生电路被广泛应用在高性能时钟需求的场合中。在光子计时成像系统中，像素内时间数字转换器(Time-to-Digital Converter,TDC)是光子飞行时间(Time-of-Flight，TOF)量化的基本单元，随着TDC的分辨率和精度等性能要求越来越高，设计适合大阵列中像素TDC应用的时钟系统成为TOF准确测量和3D成像的关键。
　　为了能适应TDC对不同应用场景的时间测量，本文设计了一种适合于阵列应用，且分辨率可调节的PLL-TDC耦合系统架构，通过改变PLL输出时钟的频率来调整TDC分辨率，以实现分辨率与量程、分辨率与精度之间的折中。TDC的时钟系统采用宽频率范围，带宽自适应的锁相环闭环时钟电路，其中压控振荡器(Voltage-Controlled Oscillator,VCO)采用四级延时单元构成的环形振荡器组成，以产生供TDC低段位进行时间细量化的四相均匀时钟，同时VCO包含由数字信号进行控制的多条频带，并由自动频率校正(Auto-Frequency Calibration，AFC)电路控制频带的切换，以实现宽频率范围和低压控灵敏度。为了能根据分频比变化，自适应地调整PLL的环路带宽，以实现环路稳定和低相位噪声，本文设计了一种低电流失配，瞬态电流特性较好的可编程电荷泵电路。
　　基于GSMC0.18μm CMOS工艺，采用Cadence软件平台对本文设计的PLL-TDC电路进行了前仿真，版图设计及后仿真，并通过流片进行了验证。测试结果表明，PLL输出时钟的TIE抖动均方根值为6.5ps，在200MHz下偏离中心频率1MHz处的相位噪声为-113dBc/Hz，达到设计指标的要求;但由于VCO频带切换故障，输出频率范围受到限制，为120MHz～320MHz，与设计指标略有差距。TDC测试功能正常，在320MHz频率下分辨率为0.4ns，量程约为6μs，DNL及INL不超过±2LSB。在不同时钟频率下，TDC量化误差及线性度变化明显，表现出对时钟性能的高度依赖性。本文设计的宽频率范围低抖动多相均匀时钟系统适合应用于大阵列像素内TDC，实现对光子飞行时间的高分辨率，高精度测量，以提高3D成像的质量。

目录

声明

摘要

第一章 绪论

1．1 研究背景及意义

1．2 研究现状与发展趋势

1．2．1 阵列TDC多相时钟的研究现状

1．2．2 基于环振的多相时钟的发展趋势

1．3 研究内容与设计指标

1．3．1 研究内容

1．3．2 设计指标

1．4 论文的组织结构

第二章 多相时钟锁相环数学模型

2．1 应用于TDC的时钟特性分析

2．2 锁相环线性模型

2．2．1 小信号线性模型建立

2．2．2 环路稳定性分析

2．3 锁相环噪声模型

2．4 本章小结

第三章 PLL-TDC系统及关键电路模块设计

3．1．1 PLL-TDC工作原理与时序控制

3．1．2 PLL-TDC性能分析

3．2 宽带自适应PLL电路设计

3．2．1 宽带PLL实现方法

3．2．2 带宽自适应设计

3．3 关键模块电路设计

3．3．1 鉴频鉴相器

3．3．2 可编程电荷泵

3．3．3 宽带压控环形振荡器

3．3．4 可编程分频器

3．5 本章小结

第四章 系统仿真及版图设计

4．1 系统前仿真

4．1．1 PLL时钟系统前仿真验证

4．1．2 PLL-TDC系统前仿真

4．2 版图设计

4．2．1 系统版图布局规划

4．2．2 关键模块电路版图设计

4．3 后仿真验证

4．4 本章小结

第五章 芯片测试及分析

5．1 测试平台及流程

5．2 测试结果及分析

5．2．1 PLL测试结果及分析

5．2．2 TDC测试结果及分析

5．3 性能对比及分析

5．4 本章小结

第六章 总结与展望

6．1 总结

6．2 展望

参考文献

致谢

攻读硕士学位期间发表的论文