为满足片上系统（System on a Chip，SoC）的能效需求，低至近阈值区的宽电压静态随机存储器（Static Random Access Memory，SRAM）的设计在学术界引起了广泛的关注。存储阵列作为SRAM的关键模块，决定着SRAM的整体性能。随着电源电压降低，局部工艺波动导致电路需要的设计裕度越来越大，在近阈值区，过于悲观的设计裕度大大地增加了存储阵列的读出延时，SRAM的性能因此严重退化。 时序推测方案能够在一定程度上降低过大的设计裕度对性能的影响，时序推测方案采用两次读出的方式，第一次读出为推测型读出，数据快速输出，用于降低存储阵列的延时，第二次读出为确认型读出，用于检错。现有的时序推测方案在近阈值区的检错延时过大，这限制了其在SoC芯片中的应用。本文提出了一种改进型的时序推测方案，该方案在推测型读出后通过快速调整灵敏放大器输入电压的极性实现快速检错，该方案可以大幅度降低存储阵列的读出延时，仿真结果表明：相比传统的读出方案，存储阵列的读出延时在低电压下（0.5V）和正常电压下（0.9V）分别降低了大约50%和10%。 本文以时序推测型存储阵列为核心，基于TSMC28nm工艺，完成了一款容量为256×32的宽电压SRAM的设计，并完成后仿真的验证，仿真结果表明：相比于传统方案，本文SRAM的整体读出延时在0.5V和0.9V工作电压下分别降低了36%和2%。与传统的方案相比，本文方案收益的综合指标（Figure of Merit，FoM）提升了1.96倍。与其他的时序推测方案相比，本文方案收益的FoM提升了1.75倍。
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