宽电压SRAM时序跟踪电路的研究与实现

摘要

随着消费类移动电子产品的普及，市场对高性能低功耗的片上系统（System on a Chip，SoC）芯片有着迫切的需求。低至近阈值的宽电压电路设计能够满足低功耗和高性能这两大需求。作为SoC的重要组成部分，宽电压静态随机存取存储器（Static Random Access Memory，SRAM）成为了研究热点。SRAM电路中，时序跟踪模块决定了灵敏放大器（Sense Amplifier，SA）使能的时间，对SRAM整体的性能和稳定性有着重要的影响。宽电压SRAM时序跟踪电路存在两大问题：一是随着电源电压的降低，局部工艺偏差造成灵敏放大器使能（Sense Amplifier Enable，SAE）延时变化急剧增加，恶化了SRAM的读性能。二是不同电压下的时序设计裕度不同，传统时序跟踪电路的电压跟踪能力较差。 为解决这两个问题，本文首先详细调研了现有的SRAM时序跟踪方案，分析了各自的工作原理和存在的问题。随后提出了一种适用于宽电压SRAM的放电切换型时序跟踪技术。该技术主要从两个方面进行设计：一是抗工艺变化设计，本方案通过增加复制放电单元的数目，有效地降低了SAE的延时变化。仿真结果表明，在0.6V下，本文方案相比于传统方案，SAE延时变化降低70%，SRAM读性能提高23%，读功耗降低25%。相比于其他抗工艺变化时序跟踪电路，本文方案的SAE延时变化至少降低32%。二是电压跟踪性设计，通过动态降低复制单元字线电压和恒定放电阈值电压的检测方法，本文方案提高了时序电路的电压跟踪能力。仿真结果表明，在以0.6V传统方案SAE延时为基准时，本文方案的电压跟踪能力在0.7V，0.8V和0.9V下至少为其他方案的1.54x，1.98x，2.29x。 本文基于SMIC28nm CMOS工艺实现了方案设计并完成了流片和测试。测试数据符合仿真预期，误差在合理的范围之内。测试结果表明，0.6V下本文方案的SAE延时变化相比于传统方案降低65%，SRAM读性能提升23.6%。

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第一章 绪论

1.1 宽电压SRAM研究背景

1.1.1 宽电压应用需求

1.1.2 宽电压SRAM的重要性

1.2 宽电压SRAM时序电路的设计挑战

1.2.1 SRAM 读操作关键路径和时序跟踪

1.2.2 宽电压下SRAM时序跟踪电路的两大问题

1.3 SRAM时序跟踪电路的研究现状

1.4 论文的主要工作与组织结构

1.4.1 论文的主要工作

1.4.2 论文的组织结构

第二章 SRAM时序跟踪电路调研

2.1 传统SRAM复制位线电路

2.2 基于BIST测试的时序跟踪电路

2.3 抗工艺变化的时序跟踪电路

2.3.1 多级复制位线的时序跟踪电路(MRB)

2.3.2 基于数字乘积的时序跟踪电路(DRB)

2.3.3 流水线型时序跟踪电路(PRB)

2.4 本章小结

第三章 放电切换型时序跟踪电路设计

3.1 抗局部工艺变化理论分析

3.2 电路结构及工作原理

3.2.1 放电切换型复制位线电路

3.2.2 可配置型SRAM时序逻辑设计

3.2.3 电压跟踪性设计

3.3 复制位线分级数目和复制放电单元数目的确定

3.4 SRAM时序跟踪电路的对比

3.4.1 抗工艺变化能力对比

3.4.2 读访问时间对比

3.4.3 读功耗对比

3.4.4 电压跟踪性对比

3.5 本章小结

第四章 流片验证和结果分析

4.1 芯片测试方案

4.2 测试结果分析

4.2.1 本文方案测试结果和讨论

4.2.2 不同方案的测试对比

4.3 本章小结

第五章 总结与展望

5.1 总结

5.2 展望

致谢

参考文献

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