高速全并行模数转换器的研究与设计

摘要

随着计算机、通讯和多媒体技术的飞速发展，高新技术领域的数字化进程不断加快，这对模数转换器(Analog-to-Digital，简称ADC或A/D)提出了更高的要求。为了适应这些要求，当前A/D转换电路的主流正朝着高速、高分辨率和低功耗的方向发展。特别是在医学图像、雷达、示波器、硬盘驱动读取信道、无线通信等应用领域，对A/D转换电路的速度要求越来越高。 本文主要是研究和设计基于CMOS工艺的高速、合适分辨率的模数转换电路，研究所得结论如下： (1)设计了新型的4位全并行模数转换电路，最高采样率达5GHz。主要从以下几个方面来改进和设计：采用无采样/保持电路的全并行ADC结构；整个电路用单个时钟控制，使比较电路与解码电路都工作在流水线的工作方式下，转换速度大大提高；采用低摆幅输入输出信号、全差分的输入输出方式和低摆幅的时钟控制，提高了ADC的转换速度和信噪比；在比较电路中使用了电感技术和多级级联方式，提高了比较器的转换速度并降低了转换的误码率；解码电路采用基于电流模式逻辑门电路的解码方式，先将温度计码转换成格林码，再将格林码转换成二进制码，进一步提高转换速度和降低误码率。 (2)设计了新型的6位内插式全并行模数转换电路，最高采样率达4GHz。对(1)所设计的4位全并行ADC进行改进，采用了内插技术，提出了新的内插方式：电阻内插与有源内插级联的两级内插方式使内插因子达到8，这种内插方式进一步降低了内插放大器和内插电阻的数量，且对内插放大器的线性范围要求降低。 两个模数转换电路的仿真结果表明，4位ADC最高采样速率达5GHz，积分非线性和微分非线性误差分别小于0.255LSB和0.171LSB，在100MHz的正弦输入信号下，有效比特数达3.74bits，功耗小于65mW。6位ADC最高采样速率达4GHz，积分非线性和微分非线性误差分别小于0.243LSB和0.124LSB，在100MHz的正弦输入信号下，有效比特数达5.02bits，功耗小于220mW。

目录

文摘

英文文摘

论文说明：图表目录

声明

第1章绪论

1.1引言

1.2高速ADC的主要应用领域

1.2.1在数据存储系统中的应用

1.2.2在超宽带无线通信系统中的应用

1.2.3在高速数字示波器中的应用

1.3高速ADC的国内外发展现状

1.4论文的结构安排

第2章模数转换器概述

2.1模数转换器的基本理论

2.2 ADC的性能指标

2.2.1 ADC的静态性能参数

2.2.2 ADC的动态性能参数

2.2.3其他性能参数

2.3高速模数转器的几种基本结构介绍

2.3.1全并行(Full-parallel又称闪烁(Flash))结构

2.3.2内插式(Interpolating)结构

2.3.3两步式(Two-Step)结构

2.3.4折叠式(Folding)结构

2.3.5流水线(Pipelining)结构

2.3.6时间交织(Time-interleaving)结构

2.4小结

第3章设计全并行ADC需注意的问题及解决措施

3.1参考电阻梯存在的问题及其采取的措施

3.1.1构成参考电阻梯的各个电阻的失配

3.1.2电容馈通

3.2比较器存在的问题及其采取的措施

3.2.1失调电压

3.2.2回程噪声

3.2.3亚稳性影响

3.3解码电路设计需考虑的问题及其采取措施

3.4小结

第4章4位5GHz全并行ADC的设计和仿真

4.1全并行ADC具体结构

4.2参考电阻梯的设计

4.3预放大电路设计

4.4高速比较器设计

4.4.1通常的设计思路

4.4.2本文设计思路

4.4.3比较器的具体电路设计过程

4.4.4比较电路的仿真

4.5解码器设计

4.5.1解码器的具体电路设计过程

4.5.2解码电路的仿真

4.6整个4位全并行ADC电路的仿真

4.7小结

第5章6位内插全并行ADC的设计及仿真

5.1内插理论

5.1.1 6位内插式全并行ADC总体电路结构

5.1.2内插原理

5.1.3内插方式

5.1.4内插技术带来的性能优点

5.2 6位内插式全并行ADC的电路设计

5.2.1模拟电路部分的设计

5.2.2数字电路部分的设计

5.3整个6位内插式全并行ADC整个电路的仿真

5.4小结

结论与展望

参考文献

致谢

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