基于FPGA的动态可重构AES加解密系统的设计与实现

摘要

随着半导体技术的不断发展，数字逻辑系统的功能越来越复杂。同时在另一方面FPGA(Field Programmable Gate Array)芯片的逻辑资源却并不能满足相应复杂程度的系统的要求，而多片FPGA芯片的并联虽然可以解决资源不够用问题，但是却不可避免的提高了成本。使得FPGA芯片具有功能自适应性的动态可重构技术逐渐成为解决这一问题的关键技术之一，并且成为近些年来高性能和低功耗方面的研究热点。
　　 动态可重构主要包括部分重构配置文件的生成，配置文件的动态写入和配置任务的动态调度。动态可重构系统可以在系统的运行过程中重构指定位置的功能逻辑，而且无需停止非重构区域的系统逻辑功能的执行。仅当需要执行具体功能时，再将相应的功能配置文件写入到FPGA中，从而动态实现该功能。利用动态可重构可以在有限的芯片面积上实现更多的逻辑，并有效的降低功耗。同时为系统提供了更高的容错性和便利的升级模式。
　　 基于FPGA平台的动态可重构AES加解密系统采用AES加密解密系算法作为协处理器，整个嵌入式系统利用Microblaze软核作为的片上可重构系统的微处理器，MicroBlaze同时也控制整个可重构系统的配置和数据存取，根据具体需要将AES算法协处理器重构成为加密协处理器或者是解密协处理器，并且负责从CF卡上读取配置数据和加密对象数据。整个系统的实现相较于传统的同时实现AES加密协处理器和AES加密协处理器的系统大大节约片上资源并，并较软件实现方式提高了吞吐率。