系统级芯片(SoC)可测试性结构及其 优化的研究
ARCHITECTURE OF DESIGN-FOR-TESTABILITY AND ITS OPTIMIZATION FOR SYSTEM-ON-CHIP
摘要
Abstract
Contents
第1章 绪论
1.1 课题背景
1.2 系统级芯片的设计方法学
1.3 可测试性设计技术
1.3.1 故障模型
1.3.2 测试矢量生成
1.3.3 可测试性设计
1.4 系统级芯片的可测试性设计技术
1.4.1 SoC测试结构的研究
1.4.2 内核测试标准IEEE P1500
1.4.3 混合信号SoC测试结构的研究
1.4.4 SoC测试优化的研究
1.5 本文的主要研究内容
1.6 论文结构
第2章 基于TAM-Bus总线的SoC测试体系结构
2.1 引言
2.2 IEEE P1500内核测试壳(Wrapper)设计
2.2.1 IEEE P1500内核测试壳结构
2.2.2 测试壳指令集
2.2.3 测试壳的加装
2.3 SoC测试体系结构
2.3.1 测试存取机制(TAM)结构
2.3.2 SoC测试控制机制
2.3.3 基于TAM-Bus总线的SoC测试结构的特点
2.4 测试图形(Test Pattern)翻译
2.4.1 测试图形(Test Pattern)
2.4.2 测试图形翻译描述
2.4.3 测试图形翻译的验证
2.5 实例应用分析
2.5.1 SoC芯片LILAC简介
2.5.2 SoC测试策略
2.5.3 LILAC结果分析
2.6 本章小结
第3章 基于遗传算法的内核测试壳及测试存取机制的协同优化
3.1 引言
3.2 TAM宽度约束下的测试壳优化
3.2.1 测试壳扫描链
3.2.2 测试壳扫描链划分问题
3.2.3 基于混合遗传算法的测试壳优化
3.2.4 测试壳优化结果
3.3 测试壳与TAM协同优化
3.3.1 IP核分配TAM协同优化
3.3.2 TAM测试总线划分协同优化
3.3.3 TAM测试总线细分协同优化
3.4 本章小结
第4章 混合信号的SoC测试体系结构
4.1 引言
4.2 混合信号测试存取结构
4.2.1 混合信号测试存取机制(MTAM)
4.2.2 混合信号测试壳
4.2.3 混合信号TAM-Bus
4.2.4 混合信号SoC测试控制机制
4.3 实例研究
4.3.1 被测电路模块
4.3.2 混合信号测试壳和MTBI中的开关电路
4.3.3 结果分析
4.4 本章小结
第5章 基于直方图法的ADC内建自测试
5.1 ADC特性简介
5.2 传统的基于直方图法的ADC测试
5.2.1 线性信号的ADC直方图分析法
5.2.2 正弦波信号的ADC直方图分析法
5.3 基于线性直方图法的ADC BIST方案
5.3.1 时间分解方案
5.3.2 并行时间分解方案
5.3.3 折叠线性直方图BIST方案
5.3.4 结果及评估
5.4 基于ΔΣ调制的片上模拟线性信号发生器
5.4.1 整体结构
5.4.2数字?∑调制器
5.4.3数字斜坡信号发生器及控制模块
5.4.4一位DAC
5.4.5低通滤波器
5.4.6 校准电路模块
5.4.7 结果及分析
5.5 本章小结
结论
未来工作展望
参考文献
附录A s344翻译前后的测试图形文件
A.1 翻译前的测试图形
A.2 翻译后的测试图形
A.3 故障仿真的脚本文件
附录B 遗传算法及其数学基础
B.1 遗传算法基础
B.2 遗传算法的数学基础
攻读博士学位期间所发表的论文
哈尔滨工业大学博士学位论文原创性声明
哈尔滨工业大学博士学位论文使用授权书
致谢
哈尔滨工业大学;