或记暂记集成电路设计

摘要

近一、二十年，电子工程师们在增加IC的密度和规模上投入了了大量的精力，相比之下，被数字芯片广泛使用的基本记忆单元电路的结构优化问题则较少受到关注。1998年，[3]提出了“或记论”的概念，作者在或记理论体系的指导下，设计出大大简化和大大优化的一门型或记集成电路。诸如只用一个通用或记门就可以分别构成一门RS触发器、一门单稳电路、一门施密特电路、具有8种振荡功能的一门万能振荡器、一门异或门、一门半加器等等。这无疑是有巨大吸引力的。本文目的是为《或记论》设计一款全定制的专用教学实验性芯片，芯片的名字暂定为ZCO2。课题所做的工作首先是对传统的单稳态电路作了深入的研究和解析，接着把传统的单稳态电路与暂记电路作了一定的对比，并将暂记电路的“定时三要素”原理推广至集成化分频电路，从而设计出可长延时的定时分频电路。最后结合电路利用TANNER制版软件设计出芯片的完整版图，并通过了版图验证。另外，本文对于几种常用的IC制版工具进行了比较，并对MOS在仿真中的不同模型进行了探讨。

目录

文摘

英文文摘

郑重声明

第一章绪论

§1.1或记理论简介

§1.1.1理论产生的背景

§1.1.2或记理论体系

§1.2研究的历史和现状

§1.3课题的背景及论文的主要内容

第二章电路的设计分析

§2.1传统单稳态电路设计原理分析

§2.1.1积分型单稳态触发器

§2.1.2微分型单稳态触发器

§2.1.3总结

§2.2双边沿单稳态触发器

§2.2.1积分型双边沿单稳态触发器

§2.2.2微分型双边沿单稳态触发器

§2.3或记论暂记电路及其改进

§2.4两种单稳态电路对比

§2.5定时三要素的推广与电路仿真

§2.5.1定时三要素的推广与电路仿真

§2.5.2集成化的定时分频电路

§2.6电路的控制单元设计

第三章CMOS集成电路版图设计

§3.1集成电路设计的基本方法和一般过程

§3.1.1集成电路设计的基本方法

§3.1.2集成电路设计的一般过程

§3.2 N阱CMOS工艺

§3.3版图设计方法和流程

§3.3.1版图设计方法

§3.3.2版图设计流程

§3.4版图的验证

§3.4.1版图验证的基础

§3.4.2设计规则检查(DRC)

§3.4.3版图萃取(EXT)

§3.4.4版图与电路图比对(LVS)

§3.5版图

§3.5.1控制单元版图

§3.5.2触发单元版图

§3.5.3整体版图

第四章软件工具与MOS仿真模型

§4.1电路仿真软件的简要介绍

§4.2 TANNER TOOLS PRO简介

§4.3 MOSFET的模型

§4.3.1 Level1模型

§4.3.2 Level2模型

§4.3.3 Level3模型

§4.3.4 BSIM系列模型

§4.3.5其他MOS模型

第五章后记

致谢

参考文献

附录1(攻读学位期间发表论文)

附录2(N阱CMOS 2UM工艺参数)

附录3(N阱CMOS 2UM版图设计规则)