应用于PCI-Express2.0的双通道锁相环的研究与设计

摘要

高速串行接口具有连接简单、速度快、硬件开销小等特点，逐渐取代了传统并行接口。高速串行接口电路包含发送端和接收端，其中发送端的串化及接收端的解串均需要锁相环电路。本论文研究并设计了一种应用于PCI-Express2.0的高速锁相环芯片。
　　本论文从锁相环原理、噪声、电路及版图几个方面出发，对高速锁相环进行了深入研究，主要成果如下：
　　①通过调研最前沿锁相环结构，针对低电源电压导致的调频范围小压控振荡器增益大的问题，提出了一种适用于PCI-Express2.0的粗调和细调相结合的高速单输入双通道结构的锁相环，其中粗调环路保证了大的频率覆盖范围，细调环路减小了压控振荡器增益。同时，为节约芯片量产成本，振荡器采用环形结构取代了传统电感电容结构，保证性能的前提下减小了面积和功耗。
　　②深入分析了锁相环基本原理及各模块的噪声贡献，并基于Verilog-A语言进行了行为级建模，验证了滤波器参数、带宽、相位裕度、电荷泵电流、压控振荡器增益及分频比之间的折中关系，对具体电路设计时环路参数的选取具有一定指导意义。
　　③采用参考时钟与反馈时钟相互采样的方式，设计了一种新型锁定检测电路，减小面积和功耗的同时可有效防止误锁定。
　　④该芯片兼容了PCI-Express2.0的高速和低速模式，其输出频率可在2.50GHz和1.25GHz两个频率点自由切换而不影响环路稳定性。同时为了满足测试需求，高速和低速模式下分别设计了可编程实现的多种环路带宽。
　　⑤完成了整体芯片的电路设计，并根据混合信号版图布局布线规则对锁相环进行了版图设计、寄生参数提取及后仿验证。
　　采用SMIC55nm1P8M CMOS工艺进行了电路及版图设计，芯片核心面积仅为0.152mm2，加入测试及IO后的总面积为1.495mm2。前仿结果表明，压控振荡器在1MHz频偏处的相位噪声分别为-98.2dBc/Hz@2.50GHz和-99.3dBc/Hz@1.25GHz；提取寄生参数后的仿真结果表明，锁相环锁定在2.50GHz和1.25GHz时，控制电压上的最大抖动分别为0.33mV和0.12mV。芯片核心电路采用2.5V和1.2V供电，2.50GHz时的最大功耗为15.6mW，1.25GHz时的最大功耗为9.6mW。

目录

声明

第1章 绪论

1.1 论文的研究背景及意义

1.2 锁相环的国内外研究现状

1.3 论文的研究目标、研究内容和主要创新点

1.4 论文的组织结构

第2章 锁相环的基本原理和性能指标

2.1 锁相环的基本原理

2.2 锁相环的主要性能指标

2.3 本课题提出的锁相环技术指标及结构框图

第3章 锁相环环路参数的计算和系统建模

3.1 传统锁相环环路参数的计算

3.2 双通道锁相环环路参数的计算

3.3 系统行为级建模

第4章 锁相环的噪声分析

4.1 噪声类型

4.2 相位噪声模型

4.3 压控振荡器噪声指标的确定

第5章 锁相环中关键电路设计与仿真

5.1基准电路

5.2 LDO电路

5.3 分频电路

5.4 鉴频鉴相器、环路滤波器和电荷泵

5.5 压控振荡器和输出驱动电路

5.6 锁定检测电路

5.7 测试驱动电路

第6章 版图设计和整体后仿结果

6.1 版图设计概述

6.2锁相环版图设计

6.3 锁相环整体电路后仿结果

第7章 总结与展望

7.1 工作总结

7.2 未来展望

参考文献

致谢

个人简历、在学期间发表的学术论文与研究成果