SPICE; cache storage; leakage currents; SPICE; cache capacity; cache power reduction; cache transistors; gate-level simulation; gate-oxide thickness; spare ways; technology scaling; threshold voltage; timing yield; within-die delay variation; Cache; Delay variation; Lea;
机译:随机晶粒内延迟变化下行/列冗余减少的SRAM泄漏
机译:使用REBEL的模内延迟变化测量和功率瞬态分析
机译:常规手动布局和不规则布局布线路径的内部延迟变化对电源电压的依赖性
机译:使用备用方式在模具内延迟变化的情况下缓存功率降低
机译:在时序分析,漏电流分析和延迟故障诊断中确定性的模内变化建模。
机译:不同长宽比旋转机翼的功率降低和失速延迟的径向极限
机译:使用备用方法在存在模内延迟变化的情况下降低高速缓存功率
机译:由反应性变化引起的延迟和延迟功率变化