automatic testing; built-in self test; integrated circuit testing; parallel architectures; system-on-chip; I/O pins; SoC test vector overlapping; controller design; multiple scan chains; parallel core testing; scan architecture;
机译:具有多个扫描链的IP核的多级霍夫曼测试数据压缩
机译:内核间矢量重叠,可对片上系统LSI电路进行有效的内核测试
机译:包装扫描链设计,用于嵌入式内核的快速和低功耗测试
机译:通过测试向量重叠对多个扫描链进行并行核心测试
机译:一种有效的基于松弛的测试宽度压缩技术,用于多扫描链测试。
机译:学习分类器系统中统计意义测试的多核并行化策略
机译:使用具有多个扫描链的电路中的可随机测试和周期可测试的扫描链来减少测试数据量