logic design; silicon-on-ins; partially depleted SOI; VLSI; ultra low-leakage power strategies; silicon-on-insulator; VLSI; low-power electronics; leakage currents; CMOS logic circuits; circuit simulation; integrated circuit design; logic simulation;
机译:绝缘体上部分耗尽的CMOS技术中的耐漏电低摆电路风格
机译:局部耗尽绝缘体上硅(PD-SOI)电路的延迟测试
机译:基于g / sub m // I / sub D /的CMOS模拟电路设计方法及其在绝缘体上硅微功耗OTA合成中的应用
机译:低于1 V VLSI的超低泄漏功率策略:部分耗尽绝缘体上硅(PD-SOI)CMOS技术的新颖电路样式和设计方法
机译:带隙电压参考电路部分耗尽的硅 - 绝缘体CMOS技术
机译:超低功率高温和辐射硬互补金属氧化物半导体(CMOS)绝缘体上硅(SOI)电压基准
机译:部分耗尽的绝缘体上硅(pD-sOI)电路的延迟测试
机译:批量CmOs VLsI技术研究。第5部分:高速集成电路功能测试仪的设计与实现