sequential circuits; logic gates; logic design; integrated circuit yield; scheduling; delays; timing; timing margin; timing yield; false-path-aware gate sizing; statistical-timing-driven clock scheduling; true path lengths; path delay uncertainty;
机译:良率驱动的,错误路径感知的时钟偏斜调度
机译:利用尺寸控制的纳米肖特基绕线闸的多路径开关设备,用于基于MDD的逻辑电路
机译:基于自适应步长NLMS算法的在线二级路径滤波器两阶段有源噪声控制
机译:基于错误路径和时钟调度的良率感知门大小
机译:功率和定时驱动最佳栅极,时钟缓冲器和时钟线寸在高性能数字集成电路中尺寸
机译:基于动态基本路径驱动程序的云计算系统调度算法
机译:基于错误路径和时钟调度的良率感知门大小
机译:基于表面限制树枝状大分子的分子大小的门