buffer storage; clocks; low-power electronics; microprocessor chips; clock mesh buffer sizing methodology; mesh buffer propagation delays; power reduction; skew reduction; Buffer sizing; Clock; Clock distribution; Clock mesh;
机译:负载平衡时钟树综合与可调延迟缓冲器插入,可减少多种动态电源电压设计中的时钟偏斜
机译:减少ASIC逻辑设计中的时钟偏差:时钟树管理方法
机译:零偏时钟树优化,带有缓冲区插入/大小调整和导线大小调整
机译:一种新的时钟网格缓冲器尺寸尺寸偏斜和减少功率的方法
机译:功率和定时驱动最佳栅极,时钟缓冲器和时钟线寸在高性能数字集成电路中尺寸
机译:平衡方程可以缓冲生物钟的嘈杂和持续的环境扰动
机译:11.1在一般偏斜约束下实现时钟功率最小化的缓冲器大小