直列接続されたパワーMOSFETの過電圧破壊を回避するデジタル制御遅延線を用いたテスト手法

摘要

パワーMOSFETの損失低減方法として、高耐圧の1つのMOSFETを低耐圧の複数のMOSFETの直列接続で置き換える手法がある。その理由はMOSFETのオン抵抗が耐圧の約2.5乗に比例するからである。例えば、文献[1]では、定格150 VのSi MOSFETの4直列は、定格650 VのSiC MOSFET1つに比べて損失を10%低減することが示されている。パヮーMOSFETの直列接続における最大の課題は、ターンオフ時の各MOSFETのアンバランスなドレイン.ソース間電圧(V_(DS))によるMOSFETの過電圧破壊である。高電圧応用向けにMOSFETの直列接続とその対策技術について多数の報告がある。