CMOS technology; logic circuits; combinational circuits; genetic algorithms; multi-objective optimization; transistor sizing;
机译:22 - NM CMOS技术中静态逻辑门的漏电和短路功率降低的新电路级技术
机译:340 mV–1.1 V,289 Gbps / W,2090门NanoAES硬件加速器,具有在22 nm Tri-Gate CMOS中进行面积优化的加密/解密GF(2 4)2多项式
机译:对凹入式e-SiGe源极/漏极进行工艺优化,以增强22 nm全高k /金属栅pMOSFET的性能
机译:功率 - 噪声裕度和能量和噪声裕度22nm逻辑门的优化
机译:用于亚22纳米节点数字CMOS逻辑技术的基于锗的量子阱沟道MOSFET的工艺集成和性能评估
机译:设计模块化的生物材料逻辑门用于环境触发的治疗输送
机译:具有3-D Tri-Gate和高k /金属栅极的22nm SoC平台技术,针对超低功耗,高性能和高密度SoC应用进行了优化